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1. (WO2013047550) CIRCUIT DE SYNTHÈSE DE SIGNAUX, AMPLIFICATEUR AUDIO NUMÉRIQUE ET CIRCUIT D'ALIMENTATION ÉLECTRIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/047550    N° de la demande internationale :    PCT/JP2012/074631
Date de publication : 04.04.2013 Date de dépôt international : 26.09.2012
CIB :
H03K 7/08 (2006.01), H03F 3/217 (2006.01)
Déposants : NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (Tous Sauf US).
TAKAHASHI Kiyohiko [JP/JP]; (JP) (US only)
Inventeurs : TAKAHASHI Kiyohiko; (JP)
Mandataire : NAGAI Michio; LOGOS Patent Attorneys Office, Masonic 39MT Bldg., 4-5, Azabudai 2-chome, Minato-ku, Tokyo 1060041 (JP)
Données relatives à la priorité :
2011-209379 26.09.2011 JP
Titre (EN) SIGNAL SYNTHESIS CIRCUIT, DIGITAL AUDIO AMPLIFIER, AND POWER SUPPLY CIRCUIT
(FR) CIRCUIT DE SYNTHÈSE DE SIGNAUX, AMPLIFICATEUR AUDIO NUMÉRIQUE ET CIRCUIT D'ALIMENTATION ÉLECTRIQUE
(JA) 信号合成回路、デジタルオーディオアンプ及び電源回路
Abrégé : front page image
(EN)The present invention has a slope generation circuit and a one-bit determination circuit. A first one-bit digital signal is inputted to the slope generation circuit, which generates a slope for the first one-bit digital signal while the first one-bit digital signal is transitioning from high to low and/or while the first one-bit digital signal is transitioning from low to high. An analog signal and the output signal from the slope generation circuit are inputted to the one-bit determination circuit, a high-low determination performed on the output signal from the slope generation circuit varies depending on the analog signal, and the one-bit determination circuit outputs a second one-bit digital signal generated on the basis of said high-low determination.
(FR)La présente invention concerne un circuit de production de pente et un circuit de détermination d'un bit. Un premier signal numérique d'un bit est injecté au circuit de production de pente, qui produit une pente pour ledit premier signal numérique d'un bit lorsque le premier signal numérique d'un bit passe de l'état haut à l'état bas ou lorsque le premier signal numérique d'un bit passe de l'état bas à l'état haut. Un signal analogique et le signal de sortie du circuit de production de pente sont injectés au circuit de détermination d'un bit, la détermination haut/bas effectuée sur le signal de sortie du circuit de production de pense variant en fonction du signal analogique, et le circuit de détermination d'un bit produit en sortie un second signal numérique d'un bit produit à partir de ladite détermination haut/bas.
(JA) 第1の1ビット・デジタル信号が入力され、第1の1ビット・デジタル信号がハイからロウに遷移する期間とロウからハイに遷移する期間との少なくとも一方の期間に、前記第1の1ビット・デジタル信号に対してスロープを生成して出力するスロープ生成回路と、アナログ信号とスロープ生成回路の出力信号とが入力され、アナログ信号によってスロープ生成回路の出力信号のハイ-ロウ判定が変動し、ハイ-ロウ判定によって生成された第2の1ビット・デジタル信号を出力する1ビット判定回路と、を有する。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)