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1. (WO2013044430) PROCÉDÉ DE FABRICATION D'UN TRANSISTOR À EFFET DE CHAMP À AILERON ET STRUCTURE SEMICONDUCTRICE AINSI FORMÉE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/044430    N° de la demande internationale :    PCT/CN2011/002004
Date de publication : 04.04.2013 Date de dépôt international : 30.11.2011
CIB :
H01L 21/336 (2006.01), H01L 29/78 (2006.01)
Déposants : INSTITUTE OF MICROELECTRONICS, CHINESE ACADEMY OF SCIENCES [CN/CN]; No.3, Beitucheng West Road, Chaoyang District Beijing 100029 (CN) (Tous Sauf US).
ZHU, Huilong [US/US]; (US) (US Seulement).
LUO, Zhijiong [US/US]; (US) (US Seulement).
YIN, Haizhou [CN/US]; (US) (US Seulement)
Inventeurs : ZHU, Huilong; (US).
LUO, Zhijiong; (US).
YIN, Haizhou; (US)
Mandataire : CHINA PATENT AGENT (H.K.) LTD.; 22/F, Great Eagle Centre 23 Harbour Road Wanchai Hong Kong (CN)
Données relatives à la priorité :
201110295189.8 28.09.2011 CN
Titre (EN) METHOD FOR MANUFACTURING A FIN FIELD EFFECT TRANSISTOR AND THE SEMICONDUCTOR STRUCTURE FORMED THEREBY
(FR) PROCÉDÉ DE FABRICATION D'UN TRANSISTOR À EFFET DE CHAMP À AILERON ET STRUCTURE SEMICONDUCTRICE AINSI FORMÉE
(ZH) 制作鳍式场效应晶体管的方法以及由此形成的半导体结构
Abrégé : front page image
(EN)A method for manufacturing a Fin Field Effect Transistor (FinFET) is provided. The method includes: providing a Si semiconductor substrate (1000), a SiGe layer (1005)on the Si substrate (1000) and a Si layer (1010) on the SiGe layer (1005), wherein the crystal lattice of the SiGe layer (1005) matches with that of the substrate (1000); patterning the Si layer (1010) and the SiGe layer (1005) to form a Fin structure (1015); forming a gate stack (1052) on the top and both sides of the Fin structure (1015) and spacer sidewall (1053) surrounding the gate stack (1052); using the spacer sidewall (1053) as mask to remove the portion of the Si layer (1010) outside the spacer sidewall (1053), therefore leaving the portion of the Si layer (1010) inside the spacer sidewall (1053); removing the remaining portion of the SiGe layer (1005) after patterning to for a gap (1055); forming an insulating base (1065) in the gap (1055); and epitaxial stress source drain regions located on both sides of the Fin structure (1015) and the insulating base (1065). A semiconductor structure is also provided. The Fin Field Effect Transistor has the same fine performance for controlling the device width and leakage below threshold value as the Fin Field Effect Transistor manufactured by SOI.
(FR)L'invention concerne un procédé de fabrication d'un transistor à effet de champ à aileron (FinFET). Le procédé consiste à : fournir un substrat semiconducteur de Si (1000), une couche de SiGe (1005) sur le substrat de Si (1000) et une couche de Si (1010) sur la couche de SiGe (1005), le réseau cristallin de la couche de SiGe (1005) correspondant à celui du substrat (1000); graver la couche de Si (1010) et la couche de SiGe (1005) afin de former une structure en aileron (1015); former un empilement de grille (1052) sur le sommet et sur les deux côtés de la structure en aileron (1015) et une paroi latérale d'écartement (1053) entourant l'empilement de grille (1052); utiliser la paroi latérale d'écartement (1053) comme masque pour éliminer la partie de la couche de Si (1010) à l'extérieur de la paroi latérale d'écartement (1053) et laisser ainsi la partie de la couche de Si (1010) à l'intérieur de la paroi latérale d'écartement (1053); éliminer la partie résiduelle de la couche de SiGe (1005) après la gravure pour former un intervalle (1055); former une base isolante (1065) dans l'intervalle (1055); et former par épitaxie des régions de source et de drain de part et d'autre de la structure en aileron (1015) et de la base isolante (1065). L'invention concerne en outre une structure semiconductrice. Le transistor à effet de champ à aileron offre les mêmes performances pour commander la largeur du dispositif et la fuite au-dessous de la valeur de seuil que celles d'un transistor à effet de champ à aileron fabriqué par un procédé SOI.
(ZH)提供一种制作鳍式场效应晶体管(FinFET)的方法,包括:提供Si半导体衬底(1000)、在Si半导体衬底(1000)上的SiGe层(1005)以及在SiGe层(1005)上的Si层(1010),其中SiGe层(1005)与衬底(1000)晶格匹配;图案化Si层(1010)和SiGe层(1005),以形成Fin结构(1015);在Fin结构(1015)的顶部和两侧形成栅堆叠(1052)以及围绕栅堆叠(1052)的间隔侧墙(1053);以间隔侧墙(1053)为掩膜,去除Si层(1010)的、在间隔侧墙(1053)外侧的部分,从而留下Si层(1010)的、在间隔侧墙(1053)内侧的部分;去除SiGe层(1005)的、图案化后剩余的部分,以形成空隙(1055);在空隙(1055)中形成绝缘基体(1065);以及外延应力源漏区,其位于Fin结构(1015)和绝缘基体(1065)的两侧。还提供一种半导体结构。鳍式场效应晶体管具有与使用SOI制作的鳍式场效应晶体管一样良好的对器件宽度和阈值以下泄漏的控制的性能。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)