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Paramétrages

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1. WO2012006553 - PROCÉDÉ ET APPAREIL D'OPTIMISATION DU BRUIT DE COMMUTATION SIMULTANÉE

Numéro de publication WO/2012/006553
Date de publication 12.01.2012
N° de la demande internationale PCT/US2011/043402
Date du dépôt international 08.07.2011
CIB
G06F 17/50 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
17Équipement ou méthodes de traitement de données ou de calcul numérique, spécialement adaptés à des fonctions spécifiques
50Conception assistée par ordinateur
CPC
G06F 2119/10
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
2119Details relating to the type or aim of the analysis or the optimisation
10Noise analysis or noise optimisation
G06F 30/3312
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
30Computer-aided design [CAD]
30Circuit design
32Circuit design at the digital level
33Design verification, e.g. functional simulation or model checking
3308using simulation
3312Timing analysis
G06F 30/34
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
30Computer-aided design [CAD]
30Circuit design
34for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
G06F 30/394
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
30Computer-aided design [CAD]
30Circuit design
39Circuit design at the physical level
394Routing
G06F 30/398
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
30Computer-aided design [CAD]
30Circuit design
39Circuit design at the physical level
398Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
Déposants
  • ALTERA CORPORATION [US/US]; 101 Innovation Drive San Jose, CA, US (AllExceptUS)
  • KIPPER, Michael, Howard [CA/CA]; CA (UsOnly)
  • FENDER, Joshua, David [CA/CA]; CA (UsOnly)
  • AZIZI, Navid [CA/CA]; CA (UsOnly)
  • GOLDMAN, David, Samuel [CA/CA]; CA (UsOnly)
Inventeurs
  • KIPPER, Michael, Howard; CA
  • FENDER, Joshua, David; CA
  • AZIZI, Navid; CA
  • GOLDMAN, David, Samuel; CA
Mandataires
  • NUNEZ, Jose, M.; Martine Penilla & Gencarella, LLP 710 Lakeway Drive, Suite 200 Sunnyvale, CA 94085, US
Données relatives à la priorité
12/833,79709.07.2010US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) METHOD AND APPARATUS FOR SIMULTANEOUS SWITCHING NOISE OPTIMIZATION
(FR) PROCÉDÉ ET APPAREIL D'OPTIMISATION DU BRUIT DE COMMUTATION SIMULTANÉE
Abrégé
(EN)
Methods and apparatus for reducing simultaneous switching noise (SSN) in an integrated circuit (IC) designed with a computer aided design (CAD) tool are presented. In one method, value assignments for parameters of the IC are received by the CAD tool. The value assignments are entered as a range of value assignments or as a list of possible value assignments. Further, the method includes an operation for determining the minimum and the maximum path delays for each Input/Output (I/O) pin in an I/O block such that the received value assignments are satisfied. The actual switching times of the I/O pins are spread out in time to decrease SSN in the I/O pins. The switching times are spread out so that the switching times fall between the minimum and the maximum path delay for the corresponding I/O pin. Additionally, other method operations are included for routing paths to the I/O pins to meet the actual switching times and for creating a design for the IC that meets the actual switching times.
(FR)
L'invention porte sur des procédés et un appareil de réduction du bruit de commutation simultanée (SSN) dans un circuit intégré (CI) conçu à l'aide d'un outil de conception assistée par ordinateur (CAO). Selon un procédé, des attributions de valeur pour des paramètres du CI sont reçues par l'outil CAO. Les attributions de valeur sont introduites sous la forme d'une plage d'attributions de valeur ou d'une liste d'attributions de valeur possibles. En outre, le procédé comprend une opération consistant à déterminer les temps de propagation minimum et maximum pour chaque broche d'entrée/sortie (E/S) dans un bloc E/S de telle manière que les attributions de valeur reçues soient satisfaites. Les instants de commutation réels des broches E/S sont temporellement étalés afin de réduire le SSN dans les broches E/S. Les instants de commutation sont étalés de telle manière que les instants de commutation tombent entre les temps de propagation minimum et maximum pour la broche E/S correspondante. En outre, d'autres opérations du procédé sont incluses pour router des chemins jusqu'aux broches E/S afin d'obtenir les instants de commutation réels et pour créer une conception pour le CI qui obtient les instants de commutation réels.
Également publié en tant que
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