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1. (WO2011163417) PROCÉDÉ ET SYSTÈME DE RÉDUCTION DE CONSOMMATION D'ÉNERGIE DE DISPOSITIF DE MÉMOIRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2011/163417 N° de la demande internationale : PCT/US2011/041527
Date de publication : 29.12.2011 Date de dépôt international : 22.06.2011
CIB :
G06F 1/32 (2006.01) ,G06F 12/08 (2006.01)
Déposants : COHEN, Ehud[IL/IL]; IL (UsOnly)
MARGULIS, Oleg[IL/IL]; IL (UsOnly)
SADE, Rannan[IL/IL]; IL (UsOnly)
SHWARTSMAN, Stanislav[IL/IL]; IL (UsOnly)
INTEL CORPORATION[US/US]; 2200 Mission College Boulevard MS: RNB-4-150 Santa Clara, California 95052, US (AllExceptUS)
Inventeurs : COHEN, Ehud; IL
MARGULIS, Oleg; IL
SADE, Rannan; IL
SHWARTSMAN, Stanislav; IL
Mandataire : VINCENT, Lester, J.; Blakely Sokoloff Taylor & Zafman 1279 Oakmead Parkway Sunnyvale, California 94085, US
Données relatives à la priorité :
12/823,04724.06.2010US
Titre (EN) METHOD AND SYSTEM TO REDUCE THE POWER CONSUMPTION OF A MEMORY DEVICE
(FR) PROCÉDÉ ET SYSTÈME DE RÉDUCTION DE CONSOMMATION D'ÉNERGIE DE DISPOSITIF DE MÉMOIRE
Abrégé : front page image
(EN) A method and system to reduce the power consumption of a memory device. In one embodiment of the invention, the memory device is a N-way set-associative level one (L1) cache memory and there is logic coupled with the data cache memory to facilitate access to only part of the N-ways of the N-way set-associative L1 cache memory in response to a load instruction or a store instruction. By reducing the number of ways to access the N-way set-associative L1 cache memory for each load or store request, the power requirements of the N-way set-associative L1 cache memory is reduced in one embodiment of the invention. In one embodiment of the invention, when a prediction is made that the accesses to cache memory only requires the data arrays of the N-way set-associative L1 cache memory, the access to the fill buffers are deactivated or disabled.
(FR) L'invention porte sur un procédé et sur un système de réduction de la consommation d'énergie d'un dispositif de mémoire. Selon un mode de réalisation de l'invention, le dispositif de mémoire est une mémoire cache de niveau un (L1) associative à N voies et une logique est couplée à la mémoire cache de données pour faciliter un accès à seulement une partie des N voies de la mémoire cache L1 associative à N voies en réponse à une instruction de chargement ou de stockage. En réduisant le nombre de voies pour accéder à la mémoire cache L1 associative à N voies pour chaque requête de chargement ou de stockage, les exigences énergétiques de la mémoire cache L1 associative à N voies sont réduites dans un mode de réalisation de l'invention. Dans un autre mode de réalisation de l'invention, lorsqu'une prédiction est faite selon laquelle les accès à la mémoire cache requièrent seulement les matrices de données de la mémoire cache L1 associative à N voies, l'accès aux tampons de remplissage est désactivé ou rendu indisponible.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)