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1. (WO2011163169) TRANSISTORS ÉVOLUÉS AVEC SUPPRESSION DE PERFORATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2011/163169    N° de la demande internationale :    PCT/US2011/041165
Date de publication : 29.12.2011 Date de dépôt international : 21.06.2011
CIB :
G05F 1/10 (2006.01), H01L 29/78 (2006.01)
Déposants : SUVOLTA, INC. [US/US]; 130 Knowles Drive Suite D Los Gatos, CA 95032-1832 (US) (Tous Sauf US).
SHIFREN, Lucian [US/US]; (US) (US Seulement).
RANADE, Pushkar [IN/US]; (US) (US Seulement).
GREGORY, Paul, E. [US/US]; (US) (US Seulement).
SONKUSALE, Sachin, R. [IN/US]; (US) (US Seulement).
ZHANG, Weimin [CN/US]; (US) (US Seulement).
THOMPSON, Scott, E. [US/US]; (US) (US Seulement)
Inventeurs : SHIFREN, Lucian; (US).
RANADE, Pushkar; (US).
GREGORY, Paul, E.; (US).
SONKUSALE, Sachin, R.; (US).
ZHANG, Weimin; (US).
THOMPSON, Scott, E.; (US)
Mandataire : FISH, Charles, S.; Baker Botts, LLP 2001 Ross Avenue Suite 600 Dallas, TX 75201 (US)
Données relatives à la priorité :
61/357,492 22.06.2010 US
12/895,813 30.09.2010 US
Titre (EN) ADVANCED TRANSISTORS WITH PUNCH THROUGH SUPPRESSION
(FR) TRANSISTORS ÉVOLUÉS AVEC SUPPRESSION DE PERFORATION
Abrégé : front page image
(EN)An advanced transistor with punch through suppression includes a gate with length Lg, a well doped to have a first concentration of a dopant, and a screening region positioned under the gate and having a second concentration of dopant. The second concentration of dopant may be greater than 5 x 10 dopant atoms per cm. At least one punch through suppression region is disposed under the gate between the screening region and the well. The punch through suppression region has a third concentration of a dopant intermediate between the first concentration and the second concentration of dopant. A bias voltage may be applied to the well region to adjust a threshold voltage of the transistor.
(FR)La présente invention se rapporte à un transistor évolué avec suppression de perforation. Le transistor selon l'invention comprend une grille d'une longueur Lg, un puits dopé de sorte à avoir une première concentration d'un dopant et une région écran placée en dessous de la grille et ayant une deuxième concentration de dopant. La deuxième concentration de dopant peut être de plus de 5 x 10 atomes de dopant par cm. Au moins une région de suppression de perforation est placée en dessous de la grille entre la région écran et le puits. La région de suppression de perforation a une troisième concentration d'un dopant, intermédiaire entre la première concentration et la deuxième concentration de dopant. Une tension de polarisation peut être appliquée sur la région de puits dans le but de régler une tension de seuil du transistor.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)