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1. (WO2011160591) DISPOSITIF VDMOS ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2011/160591    N° de la demande internationale :    PCT/CN2011/076175
Date de publication : 29.12.2011 Date de dépôt international : 23.06.2011
CIB :
H01L 21/336 (2006.01), H01L 29/78 (2006.01)
Déposants : CSMC TECHNOLOGIES FAB1 CO., LTD. [CN/CN]; No.5 Hanjiang Road, National Hi-Tech Industrial Development Zone Wuxi, Jiangsu 214028 (CN) (Tous Sauf US).
CSMC TECHNOLOGIES FAB2 CO., LTD. [CN/CN]; No.8 Xinzhou Road, National Hi-Tech Industrial Development Zone Wuxi, Jiangsu 214028 (CN) (Tous Sauf US).
WANG, Le [CN/CN]; (CN) (US Seulement)
Inventeurs : WANG, Le; (CN)
Mandataire : UNITALEN ATTORNEYS AT LAW; 7th Floor, Scitech Place No.22, Jian Guo Men Wai Ave., Chao Yang District Beijing 100004 (CN)
Données relatives à la priorité :
201010213340.4 25.06.2010 CN
Titre (EN) VDMOS DEVICE AND MANUFACTURING METHOD THEREOF
(FR) DISPOSITIF VDMOS ET SON PROCÉDÉ DE FABRICATION
(ZH) VDMOS器件及其制作方法
Abrégé : front page image
(EN)A VDMOS device and a manufacturing method thereof are provided. The method includes: providing a semiconductor substrate and forming a first N-type epitaxial layer on the semiconductor substrate (S1); forming a hard mask layer with openings above the first N-type epitaxial layer (S2); etching the first N-type epitaxial layer along the openings until exposing the semiconductor substrate to form a P-type barrier pattern (S3); forming a P-type barrier layer with the same thickness as the first N-type epitaxial layer in the P-type barrier pattern (S4); removing the hard mask layer (S5); forming a second N-type epitaxial layer on the first N-type epitaxial layer and the P-type barrier layer (S6); forming a gate electrode on the second N-type epitaxial layer, forming sources in the second N-type epitaxial layer on both sides of the gate, and forming a drain on the back surface of the semiconductor substrate corresponding to the gate and the sources (S7). The method has no need to perform ion implantation and high temperature annealing repeatedly, and can form a P-type barrier layer with good uniformity at a time. The process of the method is simple and can be easily controlled, thereby decreasing the manufacturing cost of the device.
(FR)L'invention concerne un dispositif VDMOS et son procédé de fabrication. Le procédé consiste à : se procurer un substrat semi-conducteur et former une première couche épitaxiale de type N sur le substrat semi-conducteur (S1); former une couche de masque dur avec des ouvertures au-dessus de la première couche épitaxiale de type N (S2); graver la première couche épitaxiale de type N le long des ouvertures jusqu'à exposer le substrat semi-conducteur pour former un motif de barrière de type P (S3); former une couche de barrière de type P avec la même épaisseur que la première couche épitaxiale de type N dans le motif de barrière de type P (S4); retirer la couche de masque dur (S5); former une deuxième couche épitaxiale de type N sur la première couche épitaxiale de type N et la couche barrière de type P (S6); et former une électrode de grille sur la deuxième couche épitaxiale de type N, former des sources dans la deuxième couche épitaxiale de type N des deux côtés de la grille, et former un drain sur la surface arrière du substrat semi-conducteur correspondant à la grille et aux sources (S7). Le procédé ne nécessite pas de traitement répété d'implantation ionique et de recuit à haute température, et permet de former une couche barrière de type P avec une bonne uniformité en une seule fois. Le procédé est simple et peut être facilement contrôlé, réduisant ainsi le coût de fabrication du dispositif.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)