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1. (WO2011159712) ANALYSE TEMPORELLE STATIQUE HIÉRARCHIQUE RÉCURSIVE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2011/159712 N° de la demande internationale : PCT/US2011/040373
Date de publication : 22.12.2011 Date de dépôt international : 14.06.2011
CIB :
G06F 17/50 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
17
Equipement ou méthodes de traitement de données ou de calcul numérique, spécialement adaptés à des fonctions spécifiques
50
Conception assistée par ordinateur
Déposants : DARTU, Florentin[US/US]; US (UsOnly)
FORTNER, Patrick, D.[US/US]; US (UsOnly)
KUCUKCAKAR, Kayhan[US/US]; US (UsOnly)
WU, Qiuyang[CN/US]; US (UsOnly)
SYNOPSYS, INC.[US/US]; 700 East Middlefield Road Mountain View, CA 94043, US (AllExceptUS)
Inventeurs : DARTU, Florentin; US
FORTNER, Patrick, D.; US
KUCUKCAKAR, Kayhan; US
WU, Qiuyang; US
Mandataire : BARNES, Glenn D.; Murabito, Hao & Barnes LLP Two North Market Street Third Floor San Jose, CA 95113, US
Données relatives à la priorité :
12/815,32514.06.2010US
Titre (EN) RECURSIVE HIERARCHICAL STATIC TIMING ANALYSIS
(FR) ANALYSE TEMPORELLE STATIQUE HIÉRARCHIQUE RÉCURSIVE
Abrégé :
(EN) A method for recursive hierarchical static timing analysis. The method includes accessing a lower-level netlist representing a lower-level block of a circuit design to be realized in physical form, and accessing constraints for the lower-level block. Static timing analysis is performed on the lower-level block. The method includes accessing an upper-level netlist representing an upper-level block of the circuit design to be realized in physical form, and accessing constraints for the upper-level block. Static timing analysis is performed on the upper-level block while incorporating results from the static timing analysis on the lower- level block. Subsequently, recursive static timing analysis is performed on the lower-level block and the upper-level block, wherein results from static timing analysis on the upper-level block are feedback for updating the constraints for the lower-level block, and wherein results from static timing analysis on the lower-level block are feedback for updating the constraints for the upper-level block.
(FR) L'invention concerne un procédé d'analyse temporelle statistique hiérarchique récursive. Le procédé consiste à accéder à une liste d'interconnexions de niveau inférieur représentant un bloc de niveau inférieur d'un dessin de circuit devant être mis sous forme physique, et à accéder à des contraintes concernant le bloc de niveau inférieur. Une analyse temporelle statique est effectuée sur le bloc de niveau inférieur. Le procédé consiste à accéder à une liste d'interconnexions de niveau supérieur représentant un bloc de niveau supérieur du dessin de circuit mis sous forme physique, et à accéder à des contraintes du bloc de niveau supérieur. Une analyse temporelle statique est effectuée sur le bloc de niveau supérieur tout en intégrant des résultats provenant de l'analyse temporelle statique effectuée sur le bloc de niveau inférieur. Après cela, une analyse temporelle statique récursive est effectuée sur le bloc de niveau inférieur et sur le bloc de niveau supérieur, les résultats de l'analyse temporelle statique effectuée sur le bloc de niveau supérieur étant renvoyés pour mettre à jour les contraintes concernant le bloc de niveau inférieur, et les résultats de l'analyse temporelle statique effectuée sur le bloc de niveau inférieur étant renvoyés pour mettre à jour les contraintes concernant le bloc de niveau supérieur.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)