WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2011158647) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2011/158647 N° de la demande internationale : PCT/JP2011/062550
Date de publication : 22.12.2011 Date de dépôt international : 31.05.2011
CIB :
H01L 21/8234 (2006.01) ,H01L 21/336 (2006.01) ,H01L 21/76 (2006.01) ,H01L 21/761 (2006.01) ,H01L 27/08 (2006.01) ,H01L 27/088 (2006.01) ,H01L 29/06 (2006.01) ,H01L 29/78 (2006.01)
Déposants : TOYODA, Yoshiaki[JP/JP]; JP (UsOnly)
KITAMURA, Akio[JP/JP]; JP (UsOnly)
FUJI ELECTRIC CO., LTD.[JP/JP]; 1-1, Tanabeshinden, Kawasaki-ku, Kawasaki-shi, Kanagawa 2100856, JP (AllExceptUS)
Inventeurs : TOYODA, Yoshiaki; JP
KITAMURA, Akio; JP
Mandataire : SAKAI, Akinori; A. SAKAI & ASSOCIATES, 20F, Kasumigaseki Building, 2-5, Kasumigaseki 3-chome, Chiyoda-ku, Tokyo 1006020, JP
Données relatives à la priorité :
2010-13823817.06.2010JP
Titre (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置およびその製造方法
Abrégé : front page image
(EN) A vertical super junction MOSFET (101) and a lateral MOSFET (102) are integrated on a same semiconductor substrate. The lateral MOSFET (102) is electrically isolated from the vertical super junction MOSFET (101) by an n-type buried isolation layer (15) and an n-type diffused isolation layer (16). The lateral MOSFET (102) is composed of: a p-type well region (17) which is formed in an n--type semiconductor layer (2) that is surrounded by the n-type buried isolation layer (15) and the n-type diffused isolation layer (16); an n-type source region (18) and an n-type drain region (19) that are formed in the p-type well region (17); and a gate electrode (21) which covers a portion that is sandwiched between the n-type source region (18) and the n-type drain region (19) in the p-type well region (17). Since the n-type buried isolation layer (15) and an n-type layer (3) of the vertical super junction MOSFET (101) are formed at the same time, the cost can be reduced. In addition, parasitic operation between the elements can be suppressed by the n-type buried isolation layer (15).
(FR) Selon l'invention, un MOSFET à superjonction verticale (101) et un MOSFET latéral (102) sont intégrés sur un même substrat semi-conducteur. Le MOSFET latéral (102) est isolé électriquement du MOSFET à superjonction verticale (101) par une couche d'isolation enterrée de type n (15) et une couche d'isolation diffusée de type n (16). Le MOSFET latéral (102) comporte : une région de puits de type p (17) qui est formée dans une couche de semi-conducteur de type n- (2) entourée par la couche d'isolation enterrée de type n (15) et la couche d'isolation diffusée de type n (16) ; une région de source de type n (18) et une région de drain de type n (19) qui sont formées dans la région de puits de type p (17) ; et une électrode de grille (21) qui recouvre une partie intercalée entre la région de source de type n (18) et la région de drain de type n (19) dans la région de puits de type p (17). Comme la couche d'isolation enterrée de type n (15) et une couche de type n (3) du MOSFET à superjonction verticale (101) sont formées en même temps, le coût peut être réduit. De plus, les effets parasites entre les éléments peuvent être supprimés par la couche d'isolation enterrée de type n (15).
(JA)  同一の半導体基板に、縦型超接合MOSFET(101)と横型MOSFET(102)とが集積されている。横型MOSFET(102)は、n埋め込み分離層(15)およびn拡散分離層(16)によって、縦型超接合MOSFET(101)と電気的に分離されている。横型MOSFET(102)は、n埋め込み分離層(15)およびn拡散分離層(16)に囲まれたn-半導体層(2)に形成されるpウェル領域(17)と、pウェル領域(17)に形成されるnソース領域(18)およびnドレイン領域(19)と、pウェル領域(17)の、nソース領域(18)とnドレイン領域(19)とに挟まれた部分を覆うゲート電極(21)とからなる。n埋め込み分離層(15)は縦型超接合MOSFET(101)のn層(3)と同時に形成されるので、コストを低減することができる。また、n埋め込み分離層(15)によって素子間の寄生動作を抑制することができる。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)