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1. (WO2011153608) DISPOSITIF DE MÉMOIRE À SEMI-CONDUCTEURS AVEC AMPLIFICATEUR DE DÉTECTION ET ISOLATION DE LIGNE DE BITS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2011/153608    N° de la demande internationale :    PCT/CA2011/000242
Date de publication : 15.12.2011 Date de dépôt international : 04.03.2011
CIB :
G11C 11/4091 (2006.01), G11C 11/406 (2006.01), G11C 11/4094 (2006.01)
Déposants : MOSAID TECHNOLOGIES INCORPORATED [CA/CA]; 11Hines Road, Suite 203 Ottawa, Ontario K2K 2X1 (CA) (Tous Sauf US).
CHOI, Byoung, Jin [KR/CA]; (CA) (US Seulement)
Inventeurs : CHOI, Byoung, Jin; (CA)
Mandataire : SMART & BIGGAR; 1000 de la Gauchetière Street West Suite 3300 Montréal, Québec H3B 4W5 (CA)
Données relatives à la priorité :
61/353,437 10.06.2010 US
Titre (EN) SEMICONDUCTOR MEMORY DEVICE WITH SENSE AMPLIFIER AND BITLINE ISOLATION
(FR) DISPOSITIF DE MÉMOIRE À SEMI-CONDUCTEURS AVEC AMPLIFICATEUR DE DÉTECTION ET ISOLATION DE LIGNE DE BITS
Abrégé : front page image
(EN)A semiconductor memory device, including: a memory cell connected to a first bitline and associated with a second bitline; a sense amplifier, including a first input/output node and a second input/output node; and an isolator connected to the bitlines and to the input/output nodes, the isolator being configured to carry out bitline isolation during a refresh operation of the memory cell, where the bitline isolation includes electrically disconnecting the first bitline from the first input/output node and electrically disconnecting the second bitline from the second input/output node, followed by: electrically re-connecting the first bitline to the first input/output node while the second bitline remains electrically disconnected from the second input/output node.
(FR)La présente invention se rapporte à un dispositif de mémoire à semi-conducteurs, comprenant : une cellule de mémoire connectée à une première ligne de bits et associée à une seconde ligne de bits ; un amplificateur de détection, comprenant un premier nœud d'entrée/sortie et un second nœud d'entrée/sortie ; et un isolateur connecté aux lignes de bits et aux nœuds d'entrée/sortie, l'isolateur étant configuré de façon à exécuter une isolation de ligne de bits durant une opération de rafraîchissement de la cellule de mémoire. Selon l'invention, l'isolation de ligne de bits consiste à déconnecter électriquement la première ligne de bits du premier nœud d'entrée/sortie et à déconnecter électriquement la seconde ligne de bits du second nœud d'entrée/sortie, et consiste ensuite à reconnecter électriquement la première ligne de bits au premier nœud d'entrée/sortie tandis que la seconde ligne de bits reste déconnectée électriquement du second nœud d'entrée/sortie.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)