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1. (WO2011152204) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2011/152204    N° de la demande internationale :    PCT/JP2011/061322
Date de publication : 08.12.2011 Date de dépôt international : 17.05.2011
CIB :
G01N 25/72 (2006.01), G01R 31/26 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01)
Déposants : SUMITOMO ELECTRIC INDUSTRIES, LTD. [JP/JP]; 5-33, Kitahama 4-chome, Chuo-ku, Osaka-shi, Osaka 5410041 (JP) (Tous Sauf US).
HATSUKAWA Satoshi [JP/JP]; (JP) (US Seulement)
Inventeurs : HATSUKAWA Satoshi; (JP)
Mandataire : HASEGAWA Yoshiki; SOEI PATENT AND LAW FIRM, Marunouchi MY PLAZA (Meiji Yasuda Life Bldg.) 9th fl., 1-1, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1000005 (JP)
Données relatives à la priorité :
2010-128196 03.06.2010 JP
Titre (EN) METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置の製造方法
Abrégé : front page image
(EN)Disclosed is a method for manufacturing a semiconductor device, wherein, in a step (S1), a plurality of SiC semiconductor chips are mounted on a mounting substrate, and in a step (S2), a voltage is applied to the SiC semiconductor chips on the mounting substrate. In a step (S3), in the state wherein the voltage is applied, a temperature distribution image of the mounting substrate surface is obtained using thermography and thermal image devices, such as an infrared microscope, and in a step (S5), whether there is a failure chip or not is determined by analyzing the image. In a step (S7), in the case (S5:YES) wherein the failure chip is contained in the mounting substrate, the failure chip is rejected by cutting the wiring of the failure chip. Consequently, the method for manufacturing a semiconductor chip using small-capacity chips is provided.
(FR)L'invention concerne un procédé de fabrication d'un dispositif à semi-conducteur comprenant une étape (S1) lors de laquelle une pluralité de puces à semi-conducteur en SiC sont montées sur un substrat de montage et une étape (S2) consistant à appliquer une tension aux puces à semi-conducteur en SiC sur le substrat de montage. Lors d'une étape (S3), dans l'état dans lequel la tension est appliquée, une image de la répartition de température de la surface du substrat de montage est obtenue au moyen de dispositifs de thermographie et générateurs d'image thermique tels qu'un microscope à infrarouge, et lors d'une étape (S5), on détermine si une puce défectueuse est présente en analysant l'image. Lors d'une étape (S7), dans le cas (S5 : OUI) où la puce défectueuse est présente sur le substrat de montage, la puce défectueuse est rejetée par sectionnement du câblage de la puce défectueuse. Par conséquent, le procédé de l'invention permet de fabriquer une puce à semi-conducteur en utilisant des puces de petite capacité.
(JA) 複数のSiC半導体チップを実装基板上に実装し(S1)、実装基板上のSiC半導体チップに電圧を印加する(S2)。電圧を印加した状態で、サーモグラフィ、赤外線顕微鏡等の熱映像装置を用いて実装基板表面の温度分布画像を取得し(S3)、画像解析を行うことによって不良チップの有無を判定する(S5)。実装基板に不良チップが含まれる場合(S5:YES)、当該不良チップの配線を切断することにより、不良チップを排除する(S7)。これにより、小容量チップを用いた半導体装置の製造方法が提供される。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)