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1. (WO2011148898) PROCÉDÉ DE RÉGULATION DES CARACTÉRISTIQUES DE TENSION D'UNE CELLULE DE MÉMOIRE À SEMI-CONDUCTEURS ET D'UNE MÉMOIRE À SEMI-CONDUCTEURS, POMPE DE CHARGE, ET PROCÉDÉ DE RÉGULATION DE LA TENSION D'UNE POMPE DE CHARGE

Pub. No.:    WO/2011/148898    International Application No.:    PCT/JP2011/061761
Publication Date: Fri Dec 02 00:59:59 CET 2011 International Filing Date: Tue May 24 01:59:59 CEST 2011
IPC: G11C 11/41
G11C 11/413
G11C 16/04
G11C 16/06
H01L 21/8244
H01L 27/11
H02M 3/07
Applicants: SEMICONDUCTOR TECHNOLOGY ACADEMIC RESEARCH CENTER
株式会社半導体理工学研究センター
TAKEUCHI, Ken
竹内 健
MIYAJI, Kosuke
宮地 幸祐
TANAKAMARU, Shuhei
田中丸 周平
HONDA, Kentaro
本田 健太郎
Inventors: TAKEUCHI, Ken
竹内 健
MIYAJI, Kosuke
宮地 幸祐
TANAKAMARU, Shuhei
田中丸 周平
HONDA, Kentaro
本田 健太郎
Title: PROCÉDÉ DE RÉGULATION DES CARACTÉRISTIQUES DE TENSION D'UNE CELLULE DE MÉMOIRE À SEMI-CONDUCTEURS ET D'UNE MÉMOIRE À SEMI-CONDUCTEURS, POMPE DE CHARGE, ET PROCÉDÉ DE RÉGULATION DE LA TENSION D'UNE POMPE DE CHARGE
Abstract:
Selon l'invention, des tensions sont appliquées au point d'application de la tension de source d'une cellule de mémoire SRAM, au substrat semi-conducteur, à une ligne de mots et à des lignes de bits de manière à ce que la tension (Vdd) prenne une certaine valeur (V1), la tension du substrat (Vsub) devienne nulle, la tension de la ligne de mots (Vwl) prenne ladite valeur (V1), la tension des lignes de bits (Vbll) devienne nulle, et la tension des lignes de bits (Vblr) prenne ladite valeur (V1) (étape S100). La différence de tension entre le point d'application de la tension de source et l'une des lignes de bits est réglée sur une différence de tension (V1h) qui est plus grande que la différence de tension normale (V1), et la différence de tension entre la ligne de mots et l'une des lignes de bits est réglée sur la différence de tension normale (V1) qui est inférieure à ladite tension (V1h), et des électrons sont injectés dans une couche isolante proche de la couche de diffusion qui est reliée à la borne de sortie d'un inverseur constituant la cellule de mémoire et qui est l'une des couches de diffusion constituant la source et le drain d'un transistor à grille passante relié à l'une des lignes de bits (étape S110). Ainsi, les caractéristiques de fonctionnement de la cellule de mémoire peuvent être améliorées.