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1. (WO2011148658) CIRCUIT D'ATTAQUE DE LIGNE DE SIGNAL DE BALAYAGE ET DISPOSITIF D'AFFICHAGE LE COMPORTANT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2011/148658 N° de la demande internationale : PCT/JP2011/050782
Date de publication : 01.12.2011 Date de dépôt international : 18.01.2011
CIB :
G09G 3/36 (2006.01) ,G09G 3/20 (2006.01) ,G11C 19/00 (2006.01) ,G11C 19/28 (2006.01)
G PHYSIQUE
09
ENSEIGNEMENT; CRYPTOGRAPHIE; PRÉSENTATION; PUBLICITÉ; SCEAUX
G
DISPOSITIONS OU CIRCUITS POUR LA COMMANDE DE L'AFFICHAGE UTILISANT DES MOYENS STATIQUES POUR PRÉSENTER UNE INFORMATION VARIABLE
3
Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques
20
pour la présentation d'un ensemble de plusieurs caractères, p.ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice
34
en commandant la lumière provenant d'une source indépendante
36
utilisant des cristaux liquides
G PHYSIQUE
09
ENSEIGNEMENT; CRYPTOGRAPHIE; PRÉSENTATION; PUBLICITÉ; SCEAUX
G
DISPOSITIONS OU CIRCUITS POUR LA COMMANDE DE L'AFFICHAGE UTILISANT DES MOYENS STATIQUES POUR PRÉSENTER UNE INFORMATION VARIABLE
3
Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques
20
pour la présentation d'un ensemble de plusieurs caractères, p.ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
19
Mémoires numériques dans lesquelles l'information est déplacée par échelons, p.ex. registres à décalage
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
19
Mémoires numériques dans lesquelles l'information est déplacée par échelons, p.ex. registres à décalage
28
utilisant des éléments semi-conducteurs
Déposants :
高橋 佳久 TAKAHASHI, Yoshihisa; null (UsOnly)
シャープ株式会社 SHARP KABUSHIKI KAISHA [JP/JP]; 大阪府大阪市阿倍野区長池町22番22号 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522, JP (AllExceptUS)
Inventeurs :
高橋 佳久 TAKAHASHI, Yoshihisa; null
Mandataire :
島田 明宏 SHIMADA, Akihiro; 奈良県橿原市八木町1丁目10番3号 萬盛庵ビル 島田特許事務所 Shimada Patent Firm, Manseian Building, 1-10-3, Yagi-cho, Kashihara-shi, Nara 6340078, JP
Données relatives à la priorité :
2010-11826124.05.2010JP
Titre (EN) SCANNING SIGNAL LINE DRIVE CIRCUIT AND DISPLAY DEVICE PROVIDED WITH SAME
(FR) CIRCUIT D'ATTAQUE DE LIGNE DE SIGNAL DE BALAYAGE ET DISPOSITIF D'AFFICHAGE LE COMPORTANT
(JA) 走査信号線駆動回路およびそれを備えた表示装置
Abrégé :
(EN) Provided is a monolithic gate driver that operates with relatively few circuit elements. A component circuit constituting each stage of a shift register comprises: two output terminals (61, 62) connected to a scanning signal line; two thin-film transistors (MA1, MB1) in which an output control clock signal is provided to drain terminals, and source terminals are connected to the output terminals; a first node (N1) connected to the two thin-film transistors (MA1, MB1); a first node control circuit (420); and an input terminal (41) that receives a set signal (S). In a configuration such as this, the first node (N1) changes from an off-level to an on-level on the basis of the set signal (S). The first node control circuit (420) changes the first node (N1) from an on-level to an off-level.
(FR) L'invention concerne un circuit d'attaque de grille monolithique qui fonctionne avec un nombre relativement faible d'éléments de circuit. Un circuit constitutif constituant chaque étage d'un registre à décalage comprend : deux bornes de sortie (61, 62) connectées à une ligne de signal de balayage ; deux transistors à couches minces (MA1, MB1) à des bornes de drain desquels est fourni un signal d'horloge de commande de sortie, et des bornes de source sont connectées aux bornes de sortie ; un premier nœud (N1) connecté aux deux transistors à couches minces (MA1, MB1) ; un premier circuit de commande de nœud (420) ; et une borne de sortie (41) qui reçoit un signal de positionnement (S). Dans une configuration telle que celle-ci, le premier nœud (N1) passe d'un niveau non passant à un niveau passant en fonction du signal de positionnement (S). Le premier circuit de commande de nœud (420) fait passer le premier nœud (N1) d'un niveau passant à un niveau non passant.
(JA)  比較的少ない回路素子で動作するモノリシックゲートドライバを実現する。 シフトレジスタの各段を構成する段構成回路は、走査信号線に接続された2個の出力端子(61,62)と、出力制御用クロック信号がドレイン端子に与えられ出力端子にソース端子が接続された2個の薄膜トランジスタ(MA1,MB1)と、2個の薄膜トランジスタ(MA1,MB1)に共通的に接続された第1ノード(N1)と、第1ノード制御回路(420)と、セット信号(S)を受け取る入力端子(41)とを含む。このような構成において、第1ノード(N1)は、セット信号(S)に基づいてオフレベルからオンレベルへと変化する。また、第1ノード制御回路(420)は、第1ノード(N1)をオンレベルからオフレベルへと変化させる。
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Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)