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1. (WO2011147669) AFFECTATION D'UNE MÉMOIRE À DES DOMAINES DE COHÉRENCE INTÉGRÉS À LA PUCE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2011/147669    N° de la demande internationale :    PCT/EP2011/057407
Date de publication : 01.12.2011 Date de dépôt international : 09.05.2011
CIB :
G06F 12/08 (2006.01)
Déposants : INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road Armonk, New York 10504 (US) (Tous Sauf US).
IBM UNITED KINGDOM LIMITED [GB/GB]; PO Box 41, North Harbour Portsmouth Hampshire PO6 3AU (GB) (MG only).
ZHANG, Lixin [CN/US]; (US) (US Seulement).
SPEIGHT, William, Evan [US/US]; (US) (US Seulement)
Inventeurs : ZHANG, Lixin; (US).
SPEIGHT, William, Evan; (US)
Mandataire : WILLIAMS, Julian, David; IBM United Kingdom Limited Intellectual Property Law Hursley Park Winchester Hampshire SO21 2JN (GB)
Données relatives à la priorité :
12/787,939 26.05.2010 US
Titre (EN) ASSIGNING MEMORY TO ON-CHIP COHERENCE DOMAINS
(FR) AFFECTATION D'UNE MÉMOIRE À DES DOMAINES DE COHÉRENCE INTÉGRÉS À LA PUCE
Abrégé : front page image
(EN)A mechanism is provided for assigning memory to on-chip cache coherence domains. The mechanism assigns caches within a processing unit to coherence domains. The mechanism then assigns chunks of memory to the coherence domains. The mechanism monitors applications running on cores within the processing unit to identify needs of the applications. The mechanism may then reassign memory chunks to the cache coherence domains based on the needs of the applications running in the coherence domains. When a memory controller receives the cache miss, the memory controller may look up the address in a lookup table that maps memory chunks to cache coherence domains. Snoop requests are sent to caches within the coherence domain. If a cache line is found in a cache within the coherence domain, the cache line is returned to the originating cache by the cache containing the cache line either directly or through the memory controller. If a cache line is not found within the coherence domain, the memory controller accesses the memory to retrieve the cache line.
(FR)L'invention concerne un mécanisme permettant d'affecter une mémoire à des domaines de cohérence d'une mémoire cache intégrée à la puce. Le mécanisme affecte des mémoires caches au sein d'une unité de traitement à des domaines de cohérence. Le mécanisme affecte ensuite des parties de la mémoire aux domaines de cohérence. Le mécanisme surveille des applications s'exécutant dans des cœurs dans l'unité de traitement pour identifier les besoins des applications. Le mécanisme peut alors réaffecter des parties de mémoire aux domaines de cohérence de cache sur la base des besoins des applications s'exécutant dans les domaines de cohérence. Lorsqu'un contrôleur de mémoire reçoit le défaut de cache, le contrôleur de mémoire peut rechercher l'adresse dans une table de consultation qui met en correspondance les parties de mémoire avec des domaines de cohérence de cache. Des demandes de surveillance sont envoyées à des mémoires caches dans le domaine de cohérence. Si une ligne de mémoire cache est trouvée dans une mémoire cache dans le domaine de cohérence, cette ligne de mémoire cache est renvoyée à la mémoire cache émettrice par la mémoire cache contenant la ligne de mémoire cache, soit directement, soit par l'intermédiaire du contrôleur de mémoire. Si aucune ligne de mémoire cache n'est trouvée dans le domaine de cohérence, le contrôleur de mémoire accède à la mémoire pour extraire la ligne de mémoire cache.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)