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1. (WO2011130078) MOS COMPLÉMENTAIRE INTERCONNECTÉ BIFACE POUR CIRCUITS INTÉGRÉS EMPILÉS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2011/130078    N° de la demande internationale :    PCT/US2011/031386
Date de publication : 20.10.2011 Date de dépôt international : 06.04.2011
CIB :
H01L 25/065 (2006.01), H01L 25/18 (2006.01)
Déposants : QUALCOMM Incorporated [US/US]; Attn: International Ip Administration 5775 Morehouse Drive San Diego, California 92121 (US) (Tous Sauf US).
CHANDREASKARAN, Arvind [IN/US]; (US) (US Seulement).
HENDERSON, Brian [US/US]; (US) (US Seulement)
Inventeurs : CHANDREASKARAN, Arvind; (US).
HENDERSON, Brian; (US)
Mandataire : TALPALATSKY, Sam; 5775 Morehouse Drive San Diego, California 92121 (US)
Données relatives à la priorité :
12/758,164 12.04.2010 US
Titre (EN) DUAL-SIDE INTERCONNECTED CMOS FOR STACKED INTEGRATED CIRCUITS
(FR) MOS COMPLÉMENTAIRE INTERCONNECTÉ BIFACE POUR CIRCUITS INTÉGRÉS EMPILÉS
Abrégé : front page image
(EN)A stacked integrated circuit (IC) may be manufactured with a second tier wafer bonded to a double-sided first tier wafer. The double-sided first tier wafer includes back-end-of-line (BEOL) layers on a front and a back side of the wafer. Extended contacts within the first tier wafer connect the front side and the back side BEOL layers. The extended contact extends through a junction of the first tier wafer. The second tier wafer couples to the front side of the first tier wafer through the extended contacts. Additional contacts couple devices within the first tier wafer to the front side BEOL layers. When double-sided wafers are used in stacked ICs, the height of the stacked ICs may be reduced. The stacked ICs may include wafers of identical functions or wafers of different functions.
(FR)La présente invention concerne un circuit intégré empilé (IC) pouvant être fabriqué avec une seconde tranche à plan collée à une première tranche à plan biface. La première tranche à plan biface comprend des couches d'unité de fabrication finale (« back-end-of-line », BEOL) sur une face avant et une face arrière de la tranche. Des contacts linéaires dans la première tranche à plan relient les couches BEOL de la face avant et de la face arrière. Le contact linéaire s'étend à travers une jonction de la première tranche à plan. La seconde tranche à plan est couplée à la face avant de la première tranche à plan par les contacts linéaires. Des contacts additionnels couplent des dispositifs dans la première tranche à plan aux couches BEOL de la face avant. Lorsque des tranches bifaces sont utilisées dans des circuits intégrés empilés, la hauteur des circuits intégrés empilés peut être réduite. Les circuits intégrés empilés peuvent comprendre des tranches de fonctions identiques ou des tranches de fonctions différentes.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)