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1. (WO2011130052) SYSTÈME DE DIVISEUR D'HORLOGE ET PROCÉDÉ ASSOCIÉ
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2011/130052    N° de la demande internationale :    PCT/US2011/031170
Date de publication : 20.10.2011 Date de dépôt international : 05.04.2011
CIB :
G06F 7/68 (2006.01), H03K 21/00 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121 (US) (Tous Sauf US).
DAS, Srinjoy [US/US]; (US) (US Seulement).
ZHU, Haikun [CN/US]; (US) (US Seulement).
BOWLES, Kevin, R. [US/US]; (US) (US Seulement).
SEVERSON, Matthew, L. [US/US]; (US) (US Seulement)
Inventeurs : DAS, Srinjoy; (US).
ZHU, Haikun; (US).
BOWLES, Kevin, R.; (US).
SEVERSON, Matthew, L.; (US)
Mandataire : TALPALATSKY, Sam; 5775 Morehouse Drive San Diego, California 92121 (US)
Données relatives à la priorité :
12/758,374 12.04.2010 US
Titre (EN) CLOCK DIVIDER SYSTEM AND METHOD
(FR) SYSTÈME DE DIVISEUR D'HORLOGE ET PROCÉDÉ ASSOCIÉ
Abrégé : front page image
(EN)In a particular embodiment, a single step increment calculation module is responsive to a first ramp control value and a second ramp control value. The single step increment calculation module generates a single step frequency adjustment as an output. The generated single step frequency adjustment is applied to a system clock signal having a first frequency to change the system clock signal to a second clock signal having a second frequency. The first frequency is different from the second frequency and the system clock signal has a first duty cycle that is within a tolerance range of a second duty cycle of the second clock signal.
(FR)Conformément à un mode de réalisation particulier, l'invention porte sur un module de calcul d'incrément en une seule étape qui est sensible à une première valeur de commande de rampe et à une seconde valeur de commande de rampe. Le module de calcul d'incrément en une seule étape génère en tant que sortie un ajustement de fréquence en une seule étape. L'ajustement de fréquence en une seule étape générée est appliqué à un signal d'horloge de système ayant une première fréquence pour modifier le signal d'horloge de système en un second signal d'horloge ayant une seconde fréquence. La première fréquence est différente de la seconde fréquence et le signal d'horloge de système a un premier rapport cyclique qui est compris dans une plage de tolérance d'un second rapport cyclique du second signal d'horloge.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)