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1. (WO2011124088) STRUCTURE D'EMPILEMENT DE GRILLE, DISPOSITIF À SEMI-CONDUCTEUR ET LEURS PROCÉDÉS DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2011/124088    N° de la demande internationale :    PCT/CN2011/000581
Date de publication : 13.10.2011 Date de dépôt international : 06.04.2011
CIB :
H01L 29/78 (2006.01), H01L 21/336 (2006.01)
Déposants : INSTITUTE OF MICROELECTRONICS, CHINESE ACADEMY OF SCIENCES [CN/CN]; No. 3 Beitucheng West Road, Chaoyang District Beijing 100029 (CN) (Tous Sauf US).
YIN, Haizhou [CN/US]; (US) (US Seulement).
LUO, Zhijiong [CN/US]; (US) (US Seulement).
ZHU, Huilong [US/US]; (US) (US Seulement)
Inventeurs : YIN, Haizhou; (US).
LUO, Zhijiong; (US).
ZHU, Huilong; (US)
Mandataire : CHINA PATENT AGENT (H. K.) LTD.; 22/F, Great Eagle Centre 23 Harbour Road, Wanchai Hong Kong (CN)
Données relatives à la priorité :
201010142125.X 07.04.2010 CN
Titre (EN) GATE STACK STRUCTURE, SEMICONDUCTOR DEVICE, AND METHODS FOR MANUFACTURING THEM
(FR) STRUCTURE D'EMPILEMENT DE GRILLE, DISPOSITIF À SEMI-CONDUCTEUR ET LEURS PROCÉDÉS DE FABRICATION
(ZH) 一种栅堆叠结构、半导体器件及二者的制造方法
Abrégé : front page image
(EN)A gate stack structure and a manufacturing method thereof are provided. The structure comprises a gate dielectric layer (120) formed on an active region and a connection region (104) in a substrate (100); a gate formed on the gate dielectric layer; sidewalls (160) formed around the gate dielectric layer and the gate; and an isolating dielectric layer (164) formed on the gate and embedded in the gate, wherein the sidewalls cover the opposing sides of the isolating dielectric layer, and the thickness of the isolating dielectric layer located on the active region is larger than the thickness of the isolating dielectric layer located on the connection region. The method comprises removing a part of the gate, the thickness of the gate located on the active region is larger than that of the gate located on the connection region, to expose the opposing inner walls of the sidewalls; and forming the isolating dielectric layer on the gate, the isolating dielectric layer covers the exposed inner walls. A semiconductor device and a manufacturing method thereof are also provided. The possibility for occurrence of short circuit between the gate and a second contact hole can be reduced.
(FR)Cette invention concerne une structure d'empilement de grille et son procédé de fabrication. Ladite structure comprend une couche diélectrique de grille (120) formée sur une région active et une région de connexion (104) dans un substrat (100) ; une grille formée sur la couche diélectrique de grille ; des parois latérales (160) formées autour de la couche diélectrique de grille et de la grille ; et une couche diélectrique isolante (164) formée sur la grille et encastrée dans celle-ci. Lesdites parois latérales recouvrent les côtés opposés de la couche diélectrique isolante et l'épaisseur de la couche diélectrique isolante située sur la région active est supérieure à l'épaisseur de la couche diélectrique isolante située sur la région de connexion. Le procédé comprend l'étape consistant à retirer une partie de la grille, l'épaisseur de la grille située sur la région active étant supérieure à celle de la grille située sur la région de connexion. Le procédé comprend en outre les étapes consistant à exposer les parois internes opposées des parois latérales et former la couche diélectrique isolante sur la grille, de façon à ce que la couche diélectrique isolante recouvre les parois internes exposées. L'invention concerne en outre un dispositif à semi-conducteur et son procédé de fabrication. Le procédé selon l'invention permet de réduire les éventualités de court-circuit entre la grille et un second trou de contact.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)