(EN) Disclosed is an electronic circuit which is characterized by comprising a copper circuit that is formed by etching and removing a part of a laminate, which is composed of a layer (A) that is composed of a copper or copper alloy foil formed on one surface or both surfaces of a resin substrate, a copper or copper alloy plating layer (B) that is formed on a part of or the entirety of the surface of the layer (A), a plating layer (C) that is formed on a part of or the entirety of the surface of the layer (B) and has an etching rate lower than that of copper with respect to a copper etching liquid, and a copper or copper alloy plating layer (D) that is formed on the layer (C) and has a thickness of 0.05 μm or more but less than 1 μm, to the surface of the resin substrate. Consequently, a circuit having a uniform circuit width can be formed, while improving the etching properties in pattern etching and preventing occurrence of short-circuits or defects in the circuit width.
(FR) L'invention porte sur un circuit électronique qui est caractérisé par le fait qu'il comporte un circuit de cuivre qui est formé par la gravure et l'élimination d'une partie d'un stratifié, qui est composé d'une couche (A) qui est composée d'une feuille de cuivre ou d'un alliage de cuivre formée sur une surface ou sur les deux surfaces d'un substrat de résine, d'une couche de placage de cuivre ou d'alliage de cuivre (B) qui est formée sur une partie ou sur la totalité de la surface de la couche (A), d'une couche de placage (C) qui est formée sur une partie ou sur la totalité de la surface de la couche (B) et présente un taux de gravure inférieur à celui du cuivre par rapport à un liquide de gravure de cuivre, et d'une couche de placage de cuivre ou d'alliage de cuivre (D) qui est formée sur la couche (C) et présente une épaisseur d'au moins 0,05 µm mais inférieure à 1 µm, sur la surface de substrat de résine. Par conséquent, un circuit de largeur de circuit uniforme peut être formé, tout en améliorant les propriétés de gravure dans la gravure d'un motif et en empêchant l'occurrence de courts-circuits ou de défauts dans la largeur du circuit.
(JA) 樹脂基板の片面または両面に形成された銅又は銅合金の箔からなる層（Ａ）、該（Ａ）層上の一部または全面に形成された銅又は銅合金のめっき層（Ｂ）、前記（Ｂ）層上の一部又は全面に形成された銅エッチング液に対して銅よりもエッチング速度が遅いめっき層（Ｃ）、さらに該層（Ｃ）上に形成した０．０５μｍ以上、１μｍ未満の銅又は銅合金のめっき層（Ｄ）から構成される積層体であって、前記（Ａ）層、（Ｂ）層、（Ｃ）層及び（Ｄ）層の積層部の一部を樹脂基板表面までエッチングして除去することにより形成された銅回路からなることを特徴とする電子回路。回路幅の均一な回路を形成でき、パターンエッチングでのエッチング性の向上、ショートや回路幅の不良の発生を防止することを課題とする。
