(EN) A signal decoding circuit comprises a memory unit (4) and a memory controller unit (6). The memory unit (4) is a means capable of ordering and storing inputted signals in input order, and reading out the inputted signals in input order. The memory controller unit (6) controls the latency time from the input to the output of the input signal upon the memory unit (4), based on latency information of the input signal. When the latency of the input signal is large, the control reduces the latency time, and when the latency of the input signal is small, the control increases the latency time.
(FR) Un circuit de décodage de signal comprend une unité de mémoire (4) et une unité de contrôleur de mémoire (6). L'unité de mémoire (4) constitue un moyen capable d'ordonner et de stocker les signaux entrés dans l'ordre d'entrée et de lire les signaux entrés dans l'ordre d'entrée. L'unité de contrôleur de mémoire (6) commande le temps d'attente à partir de l'entrée jusqu'à la sortie du signal d'entrée dans l'unité de mémoire (4), sur la base d'informations de temps d'attente du signal d'entrée. Lorsque le temps d'attente du signal d'entrée est grand, la commande permet de réduire le temps d'attente et lorsque le temps d'attente du signal d'entrée est petit, la commande permet d'accroître le temps d'attente.
(JA) 記憶部（４）と、記憶制御部（６）とが含まれる。記憶部（４）は入力信号を入力順に配列させて記憶し、配列順に前記入力信号の読み出しが可能な手段である。上記記憶制御部（６）は、前記入力信号の遅延情報により、記憶部（４）における前記入力信号の入力から出力までの遅延時間を制御する。そして、この制御では、前記入力信号の遅延量が大きい場合には、前記遅延時間を減少させ、前記入力信号の遅延量が小さい場合には、前記遅延時間を増加させている。