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1. WO2011077574 - CIRCUIT DE DÉCODAGE DE SIGNAL, CIRCUIT DE RÉGLAGE DE TEMPS D'ATTENTE, CONTRÔLEUR DE MÉMOIRE, PROCESSEUR, ORDINATEUR, PROCÉDÉ DE DÉCODAGE DE SIGNAL ET PROCÉDÉ DE RÉGLAGE DE TEMPS D'ATTENTE

Numéro de publication WO/2011/077574
Date de publication 30.06.2011
N° de la demande internationale PCT/JP2009/071686
Date du dépôt international 25.12.2009
CIB
G06F 12/00 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
H03K 5/13 2006.01
HÉLECTRICITÉ
03CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
KTECHNIQUE DE L'IMPULSION
5Manipulation d'impulsions non couvertes par l'un des autres groupes principaux de la présente sous-classe
13Dispositions ayant une sortie unique et transformant les signaux d'entrée en impulsions délivrées à des intervalles de temps désirés
CPC
G11C 11/4076
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
401forming cells needing refreshing or charge regeneration, i.e. dynamic cells
4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
407for memory cells of the field-effect type
4076Timing circuits
G11C 2207/2272
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
2207Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
22Control and timing of internal memory operations
2272Latency related aspects
G11C 7/222
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
222Clock generating, synchronizing or distributing circuits within memory device
Déposants
  • 富士通株式会社 FUJITSU LIMITED [JP]/[JP] (AllExceptUS)
  • 徳廣 宣幸 TOKUHIRO Noriyuki [JP]/[JP] (UsOnly)
  • 高橋 徳幸 TAKAHASHI Noriyuki [JP]/[JP] (UsOnly)
  • 相曾 真也 AISO Shinya [JP]/[JP] (UsOnly)
Inventeurs
  • 徳廣 宣幸 TOKUHIRO Noriyuki
  • 高橋 徳幸 TAKAHASHI Noriyuki
  • 相曾 真也 AISO Shinya
Mandataires
  • 畝本 正一 UNEMOTO Shoichi
Données relatives à la priorité
Langue de publication japonais (JA)
Langue de dépôt japonais (JA)
États désignés
Titre
(EN) SIGNAL DECODING CIRCUIT, LATENCY ADJUSTMENT CIRCUIT, MEMORY CONTROLLER, PROCESSOR, COMPUTER, SIGNAL DECODING METHOD, AND LATENCY ADJUSTMENT METHOD
(FR) CIRCUIT DE DÉCODAGE DE SIGNAL, CIRCUIT DE RÉGLAGE DE TEMPS D'ATTENTE, CONTRÔLEUR DE MÉMOIRE, PROCESSEUR, ORDINATEUR, PROCÉDÉ DE DÉCODAGE DE SIGNAL ET PROCÉDÉ DE RÉGLAGE DE TEMPS D'ATTENTE
(JA) 信号復元回路、レイテンシ調整回路、メモリコントローラ、プロセッサ、コンピュータ、信号復元方法及びレイテンシ調整方法
Abrégé
(EN)
A signal decoding circuit comprises a memory unit (4) and a memory controller unit (6). The memory unit (4) is a means capable of ordering and storing inputted signals in input order, and reading out the inputted signals in input order. The memory controller unit (6) controls the latency time from the input to the output of the input signal upon the memory unit (4), based on latency information of the input signal. When the latency of the input signal is large, the control reduces the latency time, and when the latency of the input signal is small, the control increases the latency time.
(FR)
Un circuit de décodage de signal comprend une unité de mémoire (4) et une unité de contrôleur de mémoire (6). L'unité de mémoire (4) constitue un moyen capable d'ordonner et de stocker les signaux entrés dans l'ordre d'entrée et de lire les signaux entrés dans l'ordre d'entrée. L'unité de contrôleur de mémoire (6) commande le temps d'attente à partir de l'entrée jusqu'à la sortie du signal d'entrée dans l'unité de mémoire (4), sur la base d'informations de temps d'attente du signal d'entrée. Lorsque le temps d'attente du signal d'entrée est grand, la commande permet de réduire le temps d'attente et lorsque le temps d'attente du signal d'entrée est petit, la commande permet d'accroître le temps d'attente.
(JA)
 記憶部(4)と、記憶制御部(6)とが含まれる。記憶部(4)は入力信号を入力順に配列させて記憶し、配列順に前記入力信号の読み出しが可能な手段である。上記記憶制御部(6)は、前記入力信号の遅延情報により、記憶部(4)における前記入力信号の入力から出力までの遅延時間を制御する。そして、この制御では、前記入力信号の遅延量が大きい場合には、前記遅延時間を減少させ、前記入力信号の遅延量が小さい場合には、前記遅延時間を増加させている。
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