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1. WO2011058598 - SYSTÈME DE MÉMORISATION À CONTRÔLEURS MULTIPLES

Numéro de publication WO/2011/058598
Date de publication 19.05.2011
N° de la demande internationale PCT/JP2009/005995
Date du dépôt international 10.11.2009
CIB
G06F 12/08 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
02Adressage ou affectation; Réadressage
08dans des systèmes de mémoires hiérarchiques, p.ex. des systèmes de mémoire virtuelle
CPC
G06F 12/0813
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
0806Multiuser, multiprocessor or multiprocessing cache systems
0813with a network or matrix configuration
G06F 12/0868
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
0866for peripheral storage systems, e.g. disk cache
0868Data transfer between cache memory and other subsystems, e.g. storage devices or host systems
G06F 2212/284
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
2212Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
28Using a specific disk cache architecture
283Plural cache memories
284being distributed
G06F 2212/286
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
2212Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
28Using a specific disk cache architecture
285Redundant cache memory
286Mirrored cache memory
Déposants
  • HITACHI, LTD. [JP]/[JP] (AllExceptUS)
  • NAKAMURA, Emi [JP]/[JP] (UsOnly)
  • ARAI, Masahiro [JP]/[JP] (UsOnly)
  • FUKUDA, Hideaki [JP]/[JP] (UsOnly)
  • MINOWA, Nobuyuki [JP]/[JP] (UsOnly)
Inventeurs
  • ARAI, Masahiro
  • FUKUDA, Hideaki
  • MINOWA, Nobuyuki
  • NAKAMURA, Shuji
Mandataires
  • WILLFORT INTERNATIONAL
Données relatives à la priorité
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) STORAGE SYSTEM WITH MULTIPLE CONTROLLERS
(FR) SYSTÈME DE MÉMORISATION À CONTRÔLEURS MULTIPLES
Abrégé
(EN)
A first controller, and a second controller coupled to the first controller via a first path are provided. The first controller includes a first relay circuit which is a circuit that controls data transfer, and a first processor coupled to the first relay circuit via a first second path. The second controller includes a second relay circuit which is a circuit that controls data transfer, and is coupled to the first relay circuit via the first path, and a second processor coupled to the second relay circuit via a second second path. The first processor is coupled to the second relay circuit not via the first relay circuit but via a first third path, and accesses the second relay circuit via the first third path during an I/O process. The second processor is coupled to the first relay circuit not via the second relay circuit but via a second third path, and accesses the first relay circuit via the second third path during an I/O process.
(FR)
L'invention concerne un premier contrôleur et un deuxième contrôleur couplé au premier contrôleur par un premier trajet. Le premier contrôleur comprend un premier circuit relais, contrôlant un transfert de données, et un premier processeur, couplé au premier circuit relais par un premier deuxième trajet. Le deuxième contrôleur comprend un deuxième circuit relais, contrôlant un transfert de données et couplé au premier circuit relais par le premier trajet, et un deuxième processeur couplé au deuxième circuit relais par un second deuxième relais. Le premier processeur est couplé au deuxième circuit relais non pas par le premier circuit relais mais par un premier troisième trajet et il accède au deuxième circuit relais par le premier troisième trajet lors d'un processus d'entrée/sortie (E/S). Le deuxième processeur est couplé au premier circuit relais non pas par le premier circuit relais mais par un second troisième trajet et il accède au premier circuit relais par le second troisième trajet pendant un processus d'E/S.
Également publié en tant que
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