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1. (WO2010095383) DISPOSITIF SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION D'UN DISPOSITIF SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/095383    N° de la demande internationale :    PCT/JP2010/000675
Date de publication : 26.08.2010 Date de dépôt international : 04.02.2010
CIB :
H01L 21/8247 (2006.01), H01L 27/115 (2006.01), H01L 29/788 (2006.01), H01L 29/792 (2006.01)
Déposants : KABUSHIKI KAISHA TOSHIBA [JP/JP]; 1-1, Shibaura 1-chome, Minato-ku, Tokyo 1058001 (JP) (Tous Sauf US).
SHINGU, Masao [JP/JP]; (JP) (US Seulement).
TAKASHIMA, Akira [JP/JP]; (JP) (US Seulement).
MURAOKA, Koichi [JP/JP]; (JP) (US Seulement)
Inventeurs : SHINGU, Masao; (JP).
TAKASHIMA, Akira; (JP).
MURAOKA, Koichi; (JP)
Mandataire : SAKURA PATENT OFFICE, p.c.; Kanda Higashiyama Bldg., 1, Kandata-cho 2-chome, Chiyoda-ku, Tokyo 1010046 (JP)
Données relatives à la priorité :
2009-033840 17.02.2009 JP
Titre (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION D'UN DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置、及び半導体装置の製造方法
Abrégé : front page image
(EN)Provided is a semiconductor device wherein deterioration of reliability due to the interface between an upper insulating layer and an element isolating insulating layer is suppressed. The semiconductor device is provided with: a semiconductor substrate; a plurality of multilayer structures each of which is arranged on the semiconductor substrate and has a tunnel insulating layer, a charge accumulating layer, an upper insulating layer and a control electrode stacked therein in sequence; the element isolating insulating layer arranged on each side surface of each multilayer structure; and impurity-doped layers arranged on the semiconductor substrate and between the multilayer structures. The element isolating insulating layer is composed of at least SiO2, SiN or SiON, the upper insulating layer is an oxide which includes Si and at least one metal (M) selected from among the group composed of rare-earth metals, Y, Zr and Hf, and the relationship of Lcharge, Lgatetop is satisfied, where Lcharge, Ltop and Lgate respectively represent the lengths of the charge accumulating layer, the upper insulating layer and the control electrode in the channel length direction.
(FR)L'invention concerne un dispositif semi-conducteur dans lequel la détérioration de la fiabilité causée par l'interface entre une couche isolante supérieure et une couche isolante isolant un élément est supprimée. Le dispositif semi-conducteur comprend : un substrat semi-conducteur; une pluralité de structures multicouches dont chacune est disposée sur le substrat semi-conducteur et comporte une couche isolante de tunnel, une couche d'accumulation de charge, une couche isolante supérieure et une électrode de commande empilées dans cet ordre; la couche isolante isolant un élément disposée sur chaque surface latérale de chaque structure multicouche; et des couches dopées d'impuretés disposées sur le substrat semi-conducteur et entre les structures multicouches. La couche isolante isolant un élément est composée au moins de SiO2, de SiN ou de SiON, la couche isolante supérieure est un oxyde qui comprend du Si et au moins un métal (M) sélectionné parmi le groupe constitué des métaux de terres rares, Y, Zr et Hf, et la relation Lcharge, Lgâchettesup est satisfaite, où Lcharge, Lsup et Lgâchette représentent respectivement les longueurs de la couche d'accumulation de charge, de la couche isolante supérieure et de l'électrode de gâchette dans la direction de la longueur du canal.
(JA)【課題】上部絶縁層と素子分離絶縁層の界面に起因する信頼性劣化が抑制された半導体装置を提供する。 【解決手段】半導体装置は、半導体基板と、前記半導体基板上に配置され、かつトンネル絶縁膜、電荷蓄積層、上部絶縁層、および制御電極が順に積層される複数の積層構造と、前記複数の積層構造それぞれの側面に配置される素子分離絶縁層と、前記半導体基板上かつ前記複数の積層構造の間に配置された不純物ドーピング層と、を具え、前記素子分離絶縁層は、SiO、SiN及びSiONの少なくとも一つからなり、前記上部絶縁層は、希土類金属、Y、Zr、及びHfからなる群より選ばれる少なくとも一つの金属M、及びSiを含む酸化物であり、前記電荷蓄積層、前記上部絶縁層、前記制御電極それぞれのチャネル長方向の長さLcharge、Ltop、Lgateが関係「Lcharge,Lgate < Ltop」を満たす。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)