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1. (WO2010091094) SYSTÈME DE MÉMOIRE À PUCES EMPILÉES ET PROCÉDÉ DE FORMATION À DES SYSTÈMES DE MÉMOIRE À PUCES EMPILÉES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/091094    N° de la demande internationale :    PCT/US2010/023067
Date de publication : 12.08.2010 Date de dépôt international : 03.02.2010
CIB :
G11C 7/00 (2006.01), G11C 7/22 (2006.01), G11C 7/10 (2006.01)
Déposants : MICRON TECHNOLOGY, INC. [US/US]; 8000 So. Federal Way Boise, Idaho 83716-9632 (US) (Tous Sauf US).
JEDDELOH, Joe M. [US/US]; (US) (US Seulement)
Inventeurs : JEDDELOH, Joe M.; (US)
Mandataire : MADDEN, Robert B.; Schwegman, Lundberg, & Woessner, P.A. P.O. Box 2938 Minneapolis, Minnesota 55402-0938 (US)
Données relatives à la priorité :
12/365,712 04.02.2009 US
Titre (EN) STACKED-DIE MEMORY SYSTEMS AND METHODS FOR TRAINING STACKED-DIE MEMORY SYSTEMS
(FR) SYSTÈME DE MÉMOIRE À PUCES EMPILÉES ET PROCÉDÉ DE FORMATION À DES SYSTÈMES DE MÉMOIRE À PUCES EMPILÉES
Abrégé : front page image
(EN)Systems and methods are disclosed herein, such as those that operate to control a set of delays associated with one or more data clocks to clock a set of data bits into one or more transmit registers, one or more data strobes to transfer the set of data bits to at least one receive register, and/or a set of memory array timing signals to access a memory array on a die associated with a stacked-die memory vault. Systems and methods herein also include those that perform data eye training operations and/or memory array timing training operations associated with the stacked-die memory vault.
(FR)La présente invention concerne des systèmes et des procédés tels que ceux qui ont pour fonction de commander un ensemble de retards associés à une horloge de données ou plus pour synchroniser un ensemble de bits de données dans un registre de transmission ou plus, un échantillonnage de données ou plus pour transférer l'ensemble de bits de données à au moins un registre de réception, et/ou un ensemble de signaux de synchronisation de matrice de mémoire pour accéder à une matrice de mémoire sur une puce associée à un coffre de mémoire à puces empilées. Les systèmes et les procédés de l'invention comprennent également ceux qui permettent de réaliser des opérations de formation de l'œil à des données et/ou des opérations de formation à la synchronisation d'une matrice de mémoire, associées au coffre de mémoire à puces empilées.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)