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1. (WO2010090128) MÉMOIRE À SEMI-CONDUCTEURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/090128    N° de la demande internationale :    PCT/JP2010/051142
Date de publication : 12.08.2010 Date de dépôt international : 28.01.2010
CIB :
H01L 27/105 (2006.01), H01L 45/00 (2006.01)
Déposants : NATIONAL INSTITUTE OF ADVANCED INDUSTRIAL SCIENCE AND TECHNOLOGY [JP/JP]; 3-1, Kasumigaseki 1-chome, Chiyoda-ku, Tokyo 1008921 (JP) (Tous Sauf US).
TOMINAGA Junji [JP/JP]; (JP) (US Seulement).
SHIMA Takayuki [JP/JP]; (JP) (US Seulement).
SIMPSON Robert [GB/JP]; (JP) (US Seulement).
FONS Paul [US/JP]; (JP) (US Seulement).
KOLOBOV Alexander [RU/JP]; (JP) (US Seulement)
Inventeurs : TOMINAGA Junji; (JP).
SHIMA Takayuki; (JP).
SIMPSON Robert; (JP).
FONS Paul; (JP).
KOLOBOV Alexander; (JP)
Données relatives à la priorité :
2009-027561 09.02.2009 JP
Titre (EN) SOLID-STATE MEMORY
(FR) MÉMOIRE À SEMI-CONDUCTEURS
(JA) 固体メモリ
Abrégé : front page image
(EN)A solid-state memory with which data can be repeatedly rewritten a greater number of times will be achieved. This solid-state memory is equipped with a recording layer (4), an upper electrode layer (6), and a lower electrode layer (3). The aforementioned recording layer (4) contains two or more layers having a parent phase that generates a phase transformation between solid states, and the two or more aforementioned layers form a superlattice structure. In addition, a volumetric change buffer layer (5), which alleviates the volumetric change occurring at the time of a phase transformation of the aforementioned recording layer (4), is provided between the aforementioned upper electrode layer (6) and the aforementioned recording layer (4).
(FR)La présente invention concerne une mémoire à semi-conducteurs avec laquelle des données peuvent être réécrites de façon répétée un plus grand nombre de fois. La mémoire à semi-conducteurs est équipée d'une couche d'enregistrement (4), d'une couche d'électrode supérieure (6) et d'une couche d'électrode inférieure (3). La couche d'enregistrement susmentionnée (4) contient deux couches ou plus comportant une phase parente qui génère une transformation de phase entre des semi-conducteurs, et les deux couches susmentionnées ou plus forment une structure de super réseau. En outre, une couche tampon de changement volumétrique (5), qui soulage le changement volumétrique se produisant au moment d'une transformation de phase de la couche d'enregistrement susmentionnée (4), est disposée entre la couche d'électrode supérieure susmentionnée (6) et la couche d'enregistrement susmentionnée (4).
(JA) より多くの回数データを繰り返し書き換えることができる固体メモリを実現する。本発明の固体メモリは、記録層4と、上部電極層6と、下部電極層3とを備える固体メモリであり、上記記録層4は、固体状態間で相変態を生じる母相を有する層を2以上含み、2以上の上記層は超格子構造を構成しており、上記上部電極層6と上記記録層4との間に、上記記録層4の相変態時に生じる体積変化を緩和する体積変化緩衝層5を更に備える。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)