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1. (WO2010089815) MÉMOIRE NON VOLATILE À SEMI-CONDUCTEURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/089815    N° de la demande internationale :    PCT/JP2009/004737
Date de publication : 12.08.2010 Date de dépôt international : 18.09.2009
CIB :
G11C 16/06 (2006.01), G11C 16/02 (2006.01), G11C 16/04 (2006.01)
Déposants : PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (Tous Sauf US).
HAMAMOTO, Yukimasa; (US Seulement).
TOKI, Masahiro; (US Seulement)
Inventeurs : HAMAMOTO, Yukimasa; .
TOKI, Masahiro;
Mandataire : MAEDA, Hiroshi; Osaka-Marubeni Bldg.,5-7,Hommachi 2-chome, Chuo-ku, Osaka-shi, Osaka 5410053 (JP)
Données relatives à la priorité :
2009-026211 06.02.2009 JP
Titre (EN) NONVOLATILE SEMICONDUCTOR MEMORY
(FR) MÉMOIRE NON VOLATILE À SEMI-CONDUCTEURS
(JA) 不揮発性半導体メモリ
Abrégé : front page image
(EN)When write is performed simultaneously into a plurality of nonvolatile memory cells in a memory cell array (100), the bit lines of the nonvolatile memory cells are connected to M (M is an integer not smaller than 2) data lines (DIO1 to DIOm) by a column address signal.  N (N is an integer not smaller than 1) switches (SW1 to SWn) and a switch control circuit (103) for controlling the N switches are arranged for each of the data lines.  M switch control circuits control M × N switches so as to change the voltage level of the drain voltage applied to the memory cell bit lines or the period of the drain voltage application for each of the memory cells.
(FR)Selon l'invention, lorsque l'on procède à une écriture simultanément dans une pluralité de cellules de mémoire non volatile dans une matrice de cellules de mémoire (100), les lignes de bits des cellules de mémoire non volatile sont connectées à M (M est un entier non inférieur à 2) lignes de données (DIO1 à DIOm) par un signal d'adressage colonne. N (N est un entier non inférieur à 1) commutateurs (SW1 à SWn) et un circuit de commande de commutateur (103), destiné à commander les N commutateurs, sont agencés pour chacune des lignes de données. M circuits de commande de commutateur commandent M × N commutateurs, de façon à modifier le niveau de tension de la tension de drain appliquée aux lignes de bits des cellules de mémoire, ou la période d'application de la tension de drain pour chacune des cellules de mémoire.
(JA) メモリセルアレイ(100)中の複数個の不揮発性メモリセルを同時に書き込む場合、当該複数個の不揮発性メモリセルのビット線はコラムアドレス信号によりM本(Mは2以上の整数)のデータ線(DIO1~DIOm)に接続される。そして、1本のデータ線ごとにN個(Nは1以上の整数)のスイッチ(SW1~SWn)と当該N個のスイッチを制御するスイッチ制御回路(103)とを設け、M個のスイッチ制御回路によりM×N個のスイッチを制御し、複数個のメモリセルのビット線に印加されるドレイン電圧の電圧レベル又はドレイン電圧の印加期間をメモリセルごとに変化させる。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)