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1. (WO2010087949) RÉDUCTION DE PUISSANCE LOGIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/087949    N° de la demande internationale :    PCT/US2010/000175
Date de publication : 05.08.2010 Date de dépôt international : 21.01.2010
CIB :
G06F 9/38 (2006.01), G06F 1/32 (2006.01)
Déposants : SUN MICROSYSTEMS, INC. [US/US]; 10 Network Circle Menlo Park, CA 94025 (US) (Tous Sauf US)
Inventeurs : CHAUDHRY, Shailender; (US).
JACOBSON, Quinn, A.; (US).
TREMBLAY, Marc; (US)
Mandataire : HODGSON, Serge, J.; Gunnison, Mckay & Hodgson, L.L.P. 1900 Garden Road, Suite 220 Monterey, CA 93940 (US)
Données relatives à la priorité :
12/361,422 28.01.2009 US
Titre (EN) LOGICAL POWER THROTTLING
(FR) RÉDUCTION DE PUISSANCE LOGIQUE
Abrégé : front page image
(EN)A processor includes a device (205) providing a throttling power output signal. The throttling power output signal is used to determine when to logically throttle the power consumed by the processor. At least one core (110-i) in the processor includes a pipeline (210) having a decode pipe (213); and a logical power throttling unit (203) coupled to the device to receive the output signal, and coupled to the decode pipe. Following logical power throttling unit (203) receiving the power throttling output signal satisfying a predetermined criterion, the logical power throttling (203) unit causes the decode pipe (213) to reduce an average number of instructions decoded per processor cycle without physically changing the processor cycle or any processor supply voltages.
(FR)L'invention porte sur un processeur qui comprend un dispositif (205) fournissant un signal de sortie de réduction de puissance. Le signal de sortie de réduction de puissance est utilisé pour déterminer à quel moment réduire logiquement la puissance consommée par le processeur. Au moins un cœur (110-i) dans le processeur comprend un pipeline (210) ayant un étage de décodage (213); et une unité de réduction de puissance logique (203) couplée au dispositif pour recevoir le signal de sortie, et couplée à l'étage de décodage. Après réception par l'unité de réduction de puissance logique (203) du signal de sortie de réduction de puissance satisfaisant un critère prédéterminé, l'unité de réduction de puissance logique (203) amène l'étage de décodage (213) à réduire un nombre moyen d'instructions décodées par cycle de processeur sans changer physiquement le cycle de processeur ou toute tension d'alimentation de processeur.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)