WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2010086871) CONCEPTION DE MICROPROCESSEUR MODULARISÉE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/086871    N° de la demande internationale :    PCT/IN2009/000448
Date de publication : 05.08.2010 Date de dépôt international : 11.08.2009
CIB :
G06F 9/38 (2006.01), G06F 9/44 (2006.01)
Déposants : INGALE, Harshal [IN/IN]; (IN)
Inventeurs : INGALE, Harshal; (IN)
Mandataire : KANKANALA, Kalyan Chakravarthy; Brain League IP Services Pvt. Limited No. 18, 2nd floor, 5th A Cross Road,24th Main J.P.Nagar 2nd phase Bangalore 560 078 (IN)
Données relatives à la priorité :
184/CHE/2009 28.01.2009 IN
Titre (EN) A MODULARIZED MICRO PROCESSOR DESIGN
(FR) CONCEPTION DE MICROPROCESSEUR MODULARISÉE
Abrégé : front page image
(EN)A method and system of modularized design for a microprocessor are disclosed. Embodiments disclose modularization techniques, whereby the overall design of the execution unit of the processor is split into different functional modules. The modules are configured to function independent of each other. The microprocessor comprises different components such as a cache logic (201 ), a clock generation unit (202), a dispatcher (203), a special asynchronous interface (204), an interrupt unit (205), a register file (206) and a multiplexer unit (207). Temporary storage of data in the register files is eliminated, and thus data fetch latency is eliminated. The asynchronous transfer triggered execution architecture increases speed of execution.
(FR)L'invention porte sur un procédé et un système de conception modularisée pour un microprocesseur. Selon certains modes de réalisation, on décrit des techniques de modularisation, par lesquelles la conception globale de l'unité d'exécution du processeur est divisée en différents modules fonctionnels. Les modules sont conçus pour fonctionner indépendamment les uns des autres. Le microprocesseur comprend différents composants tels qu'une logique de cache (201), une unité de génération d'horloge (202), un répartiteur (203), une interface asynchrone spéciale (204), une unité d'interruption (205), un fichier de registre (206) et une unité de multiplexeur (207). Le stockage temporaire de données dans les fichiers de registre est éliminé, et ainsi une latence d'extraction de données est éliminée. L'architecture d'exécution déclenchée par transfert asynchrone augmente la vitesse d'exécution.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)