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1. (WO2010084727) TRANSISTOR À EFFET DE CHAMP ET SON PROCÉDÉ DE PRODUCTION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/084727    N° de la demande internationale :    PCT/JP2010/000232
Date de publication : 29.07.2010 Date de dépôt international : 18.01.2010
CIB :
H01L 21/338 (2006.01), H01L 21/337 (2006.01), H01L 29/778 (2006.01), H01L 29/808 (2006.01), H01L 29/812 (2006.01)
Déposants : PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (Tous Sauf US).
UMEDA, Hidekazu; (US Seulement).
HIKITA, Masahiro; (US Seulement).
UEDA, Tetsuzo; (US Seulement)
Inventeurs : UMEDA, Hidekazu; .
HIKITA, Masahiro; .
UEDA, Tetsuzo;
Mandataire : NII, Hiromori; c/o NII Patent Firm, 6F, Tanaka Ito Pia Shin-Osaka Bldg.,3-10, Nishi Nakajima 5-chome, Yodogawa-ku, Osaka-city, Osaka 5320011 (JP)
Données relatives à la priorité :
2009-012228 22.01.2009 JP
Titre (EN) FIELD EFFECT TRANSISTOR AND METHOD FOR MANUFACTURING SAME
(FR) TRANSISTOR À EFFET DE CHAMP ET SON PROCÉDÉ DE PRODUCTION
(JA) 電界効果トランジスタ及びその製造方法
Abrégé : front page image
(EN)Disclosed is a field effect transistor which comprises first semiconductor layers (103, 104) formed on a substrate, and a second semiconductor substrate (105). The first semiconductor layers have an impurity-containing region that is provided as an isolation region containing a non-conductive impurity, and an impurity-free region that does not contain the non-conductive impurity. The first semiconductor layers have a first region, and the first region is a region which is in the vicinity of an interface portion that includes a part of the interface between the impurity-containing region and the impurity-free region below the gate electrode, said first region being on the impurity-containing region side from the interface portion. The second semiconductor layer has a second region which is positioned right above the first region, and the concentration of the non-conductive impurity in the second region is lower than the concentration of the non-conductive impurity in the first region.
(FR)L'invention concerne un transistor à effet de champ qui comprend de premières couches semi-conductrices (103, 104) formées sur un substrat, et un second substrat semi-conducteur(105). Les premières couches semi-conductrices comprennent une région contenant une impureté qui est utilisée en tant que région d'isolation contenant une impureté non conductrice, et une région exempte d'impureté qui ne contient pas l'impureté non conductrice. Les premières couches semi-conductrices comprennent une première région, cette première région étant une région qui est proche d'une partie interface qui comprend une partie de l'interface entre la région contenant une impureté et la région exempte d'impureté en-dessous de l'électrode de grille, cette première région étant sur le côté de la région contenant une impureté à partir de la partie interface. La seconde couche semi-conductrice comprend une seconde région comprenant une seconde région qui est positionnée à droite au-dessus de la première région, et la concentration de l'impureté non conductrice dans la seconde région est inférieure à la concentration de l'impureté non conductrice dans la première région.
(JA) 電界効果トランジスタは、基板の上に形成された第1の半導体層(103、104)と、第2の半導体層(105)とを備え、第1の半導体層は、非導電型不純物を含む素子分離領域として設けられた含有領域と、該非導電型不純物を含まない非含有領域とを有し、前記第1の半導体層は含有領域と前記非含有領域の界面のうち前記ゲート電極下方の界面部分を含む当該界面部分近傍の領域であって、当該界面部分よりも前記含有領域側の領域であり、前記第2の半導体層は、第1の領域の直上に位置する第2の領域を含み、第2の領域の前記非導電型不純物の濃度は前記第1の領域の前記非導電型不純物の濃度よりも低い。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)