WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2010083995) PROCÉDÉ POUR OPTIMISER LA RÉSISTANCE DE TRANCHES OU DE PUCES SEMI-CONDUCTRICES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/083995    N° de la demande internationale :    PCT/EP2010/000328
Date de publication : 29.07.2010 Date de dépôt international : 20.01.2010
CIB :
H01L 21/302 (2006.01), H01L 21/02 (2006.01), H01L 21/324 (2006.01), H01L 31/18 (2006.01)
Déposants : FRAUNHOFER-GESELLSCHAFT ZUR FÖRDERUNG DER ANGEWANDTEN FORSCHUNG E.V [DE/DE]; Hansastrasse 27 c 80686 München (DE) (Tous Sauf US).
BAGDAHN, Jörg [DE/DE]; (DE) (US Seulement).
BOHNE, Alexander [DE/DE]; (DE) (US Seulement).
SCHÖNFELDER, Stephan [DE/DE]; (DE) (US Seulement).
FISCHER, Carola [DE/DE]; (DE) (US Seulement)
Inventeurs : BAGDAHN, Jörg; (DE).
BOHNE, Alexander; (DE).
SCHÖNFELDER, Stephan; (DE).
FISCHER, Carola; (DE)
Mandataire : GAGEL, Roland; Landsberger Str. 480a 81241 München (DE)
Données relatives à la priorité :
102009005484.7  21.01.2009 DE
Titre (EN) METHOD OF ENHANCING THE STRENGTH OF SEMICONDUCTOR WAFERS OR CHIPS
(FR) PROCÉDÉ POUR OPTIMISER LA RÉSISTANCE DE TRANCHES OU DE PUCES SEMI-CONDUCTRICES
Abrégé : front page image
(EN)The present invention relates to a method of enhancing the strength of a semiconductor wafer or semiconductor chip, the semiconductor wafers being sliced from an ingot or cut from a foil and preprocessed in one or several preprocessing steps prior to further processing steps for generating semiconductor elements. In the proposed method at least one annealing step is performed in addition to the one or several preprocessing steps and processing steps. With the proposed method the fracture strength of semiconductor wafers can be significantly enhanced thus allowing the use of semiconductor wafers with a higher degree of damages and increasing the yield of the whole wafer processing.
(FR)La présente invention concerne un procédé pour optimiser la résistance d'une tranche ou d'une puce semi-conductrice, les tranches semi-conductrices étant découpées à partir d'un lingot ou coupées à partir d'une feuille et prétraitées au cours d'une ou de plusieurs étapes de prétraitement avant des étapes de traitement supplémentaires pour produire des éléments semi-conducteurs. Dans le procédé proposé, au moins une étape de recuit est réalisée en plus de la ou des étapes de prétraitement et des étapes de traitement. Grâce au procédé proposé, la résistance à la fracture de tranches semi-conductrices peut être sensiblement optimisée, permettant ainsi l'utilisation de tranches semi-conductrices qui peuvent subir un degré plus élevé de dégâts et augmentant ainsi le rendement du traitement complet des tranches.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)