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1. (WO2010081616) STRUCTURE D'ESPACEUR ET DE DIÉLECTRIQUE DE GRILLE POUR TRANSISTORS DE MÉMOIRE À CONSTANTE DIÉLECTRIQUE ÉLEVÉE/GRILLE MÉTALLIQUE PROGRAMMABLE INTÉGRÉS AVEC DES TRANSISTORS LOGIQUES, ET SON PROCÉDÉ DE FORMATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/081616    N° de la demande internationale :    PCT/EP2009/067671
Date de publication : 22.07.2010 Date de dépôt international : 21.12.2009
CIB :
H01L 21/28 (2006.01), H01L 21/336 (2006.01), H01L 29/792 (2006.01), H01L 27/115 (2006.01), H01L 21/8234 (2006.01), H01L 29/51 (2006.01), H01L 29/423 (2006.01), H01L 29/49 (2006.01), H01L 21/8247 (2006.01), H01L 21/8239 (2006.01)
Déposants : INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road Armonk, NY 10504 (US) (Tous Sauf US).
IBM UNITED KINGDOM LIMITED [GB/GB]; PO Box 41, North Harbour Portsmouth Hampshire PO6 3AU (GB) (MG only).
BOOTH, Roger, Allen, Jr [US/US]; (US) (US Seulement).
KOTHANDARAMAN, Chandrasekara [US/US]; (US) (US Seulement).
CHENG, Kangguo [CN/US]; (US) (US Seulement).
PEI, Chengwen [CN/US]; (US) (US Seulement)
Inventeurs : BOOTH, Roger, Allen, Jr; (US).
KOTHANDARAMAN, Chandrasekara; (US).
CHENG, Kangguo; (US).
PEI, Chengwen; (US)
Mandataire : WALDNER, Philip; IBM United Kingdom Limited Intellectual Property Law Hursley Park Winchester Hampshire SO21 2JN (GB)
Données relatives à la priorité :
12/355,954 19.01.2009 US
Titre (EN) SPACER AND GATE DIELECTRIC STRUCTURE FOR PROGRAMMABLE HIGH-K/METAL GATE MEMORY TRANSISTORS INTEGRATED WITH LOGIC TRANSISTORS AND METHOD OF FORMING THE SAME
(FR) STRUCTURE D'ESPACEUR ET DE DIÉLECTRIQUE DE GRILLE POUR TRANSISTORS DE MÉMOIRE À CONSTANTE DIÉLECTRIQUE ÉLEVÉE/GRILLE MÉTALLIQUE PROGRAMMABLE INTÉGRÉS AVEC DES TRANSISTORS LOGIQUES, ET SON PROCÉDÉ DE FORMATION
Abrégé : front page image
(EN)A method of fabricating a memory device is provided that may begin with forming a layered gate stack overlying a semiconductor substrate and patterning a metal electrode layer stopping on the high-k gate dielectric layer of the layered gate stack to provide a first metal gate electrode (16) and a second metal gate electrode (21) on the semiconductor substrate. In a next process sequence, at least one spacer (55) is formed on the first metal gate electrode overlying a portion of the high-k gate dielectric layer, (12) wherein a remaining portion of the high-k gate dielectric is exposed. The remaining portion of the high-k gate dielectric layer is etched to provide a first high-k gate dielectric (17) having a portion that extends beyond a sidewall of the first metal gate electrode and a second high-k gate dielectric (22) having an edge that is aligned to a sidewall of the second metal gate electrode. Electrons can be trapped in the spacer (55).
(FR)L'invention porte sur un procédé de fabrication d'un dispositif de mémoire qui peut commencer par la formation d'un empilement de grille stratifiée sur un substrat semi-conducteur et la formation des motifs d'une couche d'électrode métallique s'arrêtant sur la couche diélectrique de grille à constante diélectrique élevée de l'empilement de grille stratifiée pour former une première électrode de grille métallique (16) et une seconde électrode de grille métallique (21) sur le substrat semi-conducteur. Dans une séquence de traitement suivante, au moins un espaceur (55) est formé sur la première électrode de grille métallique au-dessus d'une partie de la couche diélectrique de grille à constante diélectrique élevée (12), une partie restante du diélectrique de grille à constante diélectrique élevée étant exposée. La partie restante de la couche diélectrique de grille à constante diélectrique élevée est gravée pour obtenir un premier diélectrique de grille à constante diélectrique élevée (17) ayant une partie qui s'étend au-delà d'une paroi latérale de la première électrode de grille métallique et un second diélectrique de grille à constante diélectrique élevée (22) ayant un bord qui est aligné sur une paroi latérale de la seconde électrode de grille métallique. Des électrons peuvent être piégés dans l'espaceur (55).
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)