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1. (WO2010080629) ÉQUILIBRAGE D'UNE MARGE DE SIGNAL D'UN CIRCUIT DE MÉMOIRE À BASE DE RÉSISTANCES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/080629    N° de la demande internationale :    PCT/US2009/068799
Date de publication : 15.07.2010 Date de dépôt international : 18.12.2009
CIB :
G11C 11/16 (2006.01), G11C 7/06 (2006.01)
Déposants : QUALCOMM Incorporated [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121 (US) (Tous Sauf US).
JUNG, Seong-Ook [KR/US]; (US) (US Seulement).
KIM, Jisu [KR/KR]; (US) (US Seulement).
SONG, Jee-Hwan [KR/KR]; (US) (US Seulement).
KANG, Seung H. [KR/US]; (US) (US Seulement).
YOON, Sei Seung [KR/US]; (US) (US Seulement).
SANI, Mehdi Hamidi [US/US]; (US) (US Seulement)
Inventeurs : JUNG, Seong-Ook; (US).
KIM, Jisu; (US).
SONG, Jee-Hwan; (US).
KANG, Seung H.; (US).
YOON, Sei Seung; (US).
SANI, Mehdi Hamidi; (US)
Mandataire : TALPALATSKY, Sam; 5775 Morehouse Drive San Diego, California 92121 (US)
Données relatives à la priorité :
12/338,297 18.12.2008 US
Titre (EN) BALANCING A SIGNAL MARGIN OF A RESISTANCE BASED MEMORY CIRCUIT
(FR) ÉQUILIBRAGE D'UNE MARGE DE SIGNAL D'UN CIRCUIT DE MÉMOIRE À BASE DE RÉSISTANCES
Abrégé : front page image
(EN)A resistance based memory circuit is disclosed. The circuit includes a first transistor load of a data cell and a bit line adapted to detect a first logic state. The bit line is coupled to the first transistor load and coupled to a data cell having a magnetic tunnel junction (MTJ) structure. The bit line is adapted to detect data having a logic one value when the bit line has a first voltage value, and to detect data having a logic zero value when the bit line has a second voltage value. The circuit further includes a second transistor load of a reference cell. The second transistor load is coupled to the first transistor load, and the second transistor load has an associated reference voltage value. A characteristic of the first transistor load, such as transistor width, is adjustable to modify the first voltage value and the second voltage value without substantially changing the reference voltage value.
(FR)L'invention porte sur un circuit de mémoire à base de résistances. Le circuit comprend une première charge de transistor d'une cellule de données et une ligne de bit apte à détecter un premier état logique. La ligne de bit est couplée à la première charge de transistor et couplée à une cellule de données ayant une structure de jonction à effet tunnel magnétique (MTJ). La ligne de bit est apte à détecter des données ayant une valeur logique de un lorsque la ligne de bit a une première valeur de tension, et à détecter des données ayant une valeur logique de zéro lorsque la ligne de bit a une seconde valeur de tension. Le circuit comprend en outre une seconde charge de transistor d'une cellule de référence. La seconde charge de transistor est couplée à la première charge de transistor, et la seconde charge de transistor possède une valeur de tension de référence associée. Une caractéristique de la première charge de transistor, telle qu'une largeur de transistor, est ajustable pour modifier la première valeur de tension et la seconde valeur de tension sans changer sensiblement la valeur de la tension de référence.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)