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1. (WO2010073759) DISPOSITIF À SEMI-CONDUCTEUR DE PUISSANCE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/073759    N° de la demande internationale :    PCT/JP2009/061947
Date de publication : 01.07.2010 Date de dépôt international : 30.06.2009
CIB :
H01L 29/78 (2006.01), H01L 27/04 (2006.01), H01L 29/12 (2006.01)
Déposants : Mitsubishi Electric Corporation [JP/JP]; 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310 (JP) (Tous Sauf US).
NAKATA Shuhei [--/JP]; (JP) (US Seulement).
WATANABE Shoyu [--/JP]; (JP) (US Seulement).
OTSUKA Kenichi [--/JP]; (JP) (US Seulement).
MIURA Naruhisa [--/JP]; (JP) (US Seulement)
Inventeurs : NAKATA Shuhei; (JP).
WATANABE Shoyu; (JP).
OTSUKA Kenichi; (JP).
MIURA Naruhisa; (JP)
Mandataire : YOSHITAKE Hidetoshi; 10th floor, Sumitomo-seimei OBP Plaza Bldg., 4-70, Shiromi 1-chome, Chuo-ku, Osaka-shi, Osaka 5400001 (JP)
Données relatives à la priorité :
2008-328884 25.12.2008 JP
Titre (EN) POWER SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR DE PUISSANCE
(JA) 電力用半導体装置
Abrégé : front page image
(EN)Disclosed is a power semiconductor device having the following structure.  The power semiconductor device is configured so that a P well region (41) having a large area and a gate electrode (50) are provided so as not to face each other through a gate insulating film (70).  Specifically, the power semiconductor device is characterized in that the P well region (41) having a large area and the gate electrode (50) are provided so as to face each other through a field oxide film (30) having a larger thickness than the gate insulating film (70), or the gate electrode (50) is not provided on the upper part of the gate insulating film (70) when the P well region (41) having a large area is provided on the lower part of the gate insulating film (70).
(FR)L'invention porte sur un dispositif à semi-conducteur de puissance ayant la structure suivante. Le dispositif à semi-conducteur de puissance est configuré de telle sorte qu'une région de puits P (41) ayant une grande superficie et une électrode de grille (50) sont disposées de façon à ne pas se faire face avec un film isolant de grille (70) intercalé. De manière spécifique, le dispositif à semi-conducteur de puissance est caractérisé en ce que la région de puits P (41) ayant une grande superficie et l'électrode de grille (50) sont disposées de façon à se faire face avec un film d'oxyde de champ (30) intercalé ayant une épaisseur supérieure à celle du film isolant de grille (70), ou l'électrode de grille (50) n'est pas disposée sur la partie supérieure du film isolant de grille (70) lorsque la région de puits P (41) ayant une grande superficie est disposée sur la partie inférieure du film isolant de grille (70).
(JA) 本発明は、電力用半導体装置の構造に関し、面積の大きなPウエル領域(41)とゲート電極(50)とがゲート絶縁膜(70)を介して対向しないように、ゲート絶縁膜(70)より厚さの厚いフィールド酸化膜(30)を介して面積の大きなPウエル領域(41)とゲート電極(50)とを対向させるか、下部に面積の大きなPウエル領域(41)を有するゲート絶縁膜(70)の上部にはゲート電極(50)を設けないことを特徴とする。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)