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1. (WO2010021410) PUCE DE MÉMOIRE EMPILÉE, DISPOSITIF À CIRCUITS INTÉGRÉS À SEMI-CONDUCTEURS L'UTILISANT, ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/021410    N° de la demande internationale :    PCT/JP2009/065016
Date de publication : 25.02.2010 Date de dépôt international : 21.08.2009
CIB :
H01L 21/822 (2006.01), G11C 5/00 (2006.01), H01L 25/065 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01), H01L 27/04 (2006.01), H01L 27/10 (2006.01)
Déposants : NEC CORPORATION [JP/JP]; 7-1,Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (Tous Sauf US).
SAITO, Hideaki [JP/JP]; (JP) (US Seulement).
MIZUNO, Masayuki [JP/JP]; (JP) (US Seulement).
OUCHI, Akira [JP/JP]; (JP) (US Seulement).
YAMADA, Yusuke [JP/JP]; (JP) (US Seulement).
SAKAMOTO, Toshitsugu [JP/JP]; (JP) (US Seulement).
TAGO, Masamoto [JP/JP]; (JP) (US Seulement)
Inventeurs : SAITO, Hideaki; (JP).
MIZUNO, Masayuki; (JP).
OUCHI, Akira; (JP).
YAMADA, Yusuke; (JP).
SAKAMOTO, Toshitsugu; (JP).
TAGO, Masamoto; (JP)
Mandataire : ASAI, Toshio; (JP)
Données relatives à la priorité :
2008-213670 22.08.2008 JP
2009-024501 05.02.2009 JP
Titre (EN) STACKED MEMORY CHIP, SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE USING SAME, AND MANUFACTURING METHOD THEREFOR
(FR) PUCE DE MÉMOIRE EMPILÉE, DISPOSITIF À CIRCUITS INTÉGRÉS À SEMI-CONDUCTEURS L'UTILISANT, ET SON PROCÉDÉ DE FABRICATION
(JA) 積層メモリチップ、それを用いた半導体集積回路装置及びその製造方法
Abrégé : front page image
(EN)Memory areas that operate independently for each logic macro of a semiconductor chip cannot be reserved with the memory configuration required by the logic macros. A stacked memory chip stacked on the semiconductor chip comprises a plurality of memory elements arranged in a two-dimensional array, wherein each of the memory elements is provided with an inter-chip I/O section for transmitting a signal between the stacked memory chip and the semiconductor chip, a memory macro capable of writing and reading data, and first wiring for transmitting the data, an address signal, and a command between the adjacent memory elements, and wherein the write data from the semiconductor chip is transferred to the memory macros of the memory elements via the inter-chip I/O sections to perform the write operation, and the data read from the memory macros is transferred to the semiconductor chip via the inter-chip I/O sections.
(FR)Des zones de mémoire qui fonctionnent indépendamment pour chaque macro de logique d'une puce semi-conductrice ne peuvent pas être réservées avec la configuration de mémoire requise par les macros de logique. Une puce de mémoire empilée empilée sur la puce semi-conductrice comprend une pluralité d'éléments de mémoire agencés dans un réseau en deux dimensions, chacun des éléments de mémoire comportant une section d'entrée/sortie entre puces pour transmettre un signal entre la puce de mémoire empilée et la puce semi-conductrice, une macro de mémoire capable d'écrire et de lire des données, et un premier câblage pour transmettre les données, un signal d'adresse et une instruction entre les éléments de mémoire adjacents, et les données d'écriture provenant de la puce semi-conductrice étant transférées aux macros de mémoire des éléments de mémoire par l'intermédiaire des sections d'entrée/sortie entre puces pour effectuer l'opération d'écriture, et les données lues à partir des macros de mémoire sont transférées à la puce semi-conductrice par l'intermédiaire des sections d'entrée/sortie entre puces.
(JA)半導体チップの論理マクロごとに独立に動作するメモリ領域を論理マクロが必要とするメモリ構成で確保することができない。 積層メモリチップは、半導体チップ上に積層される積層メモリチップであって、2次元アレイ状に配置された複数のメモリエレメントを備え、各メモリエレメントは、半導体チップとの間で信号を伝送するチップ間I/O部と、データの書き込みと読み出しが可能なメモリマクロと、隣接するメモリエレメントとの間でデータ、アドレス信号およびコマンドを伝送する第1の配線とを有し、半導体チップからの書き込みデータを、チップ間I/O部を経由してメモリエレメントのメモリマクロへ転送して書き込み動作を行い、メモリマクロから読み出された読み出しデータを、チップ間I/O部を経由して半導体チップへ転送する。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)