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1. (WO2010020437) FABRICATION DE DISPOSITIF À CIRCUIT INTÉGRÉ 3D UTILISANT UNE TRANCHE D'INTERFACE EN TANT QUE SUPPORT PERMANENT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/020437    N° de la demande internationale :    PCT/EP2009/055497
Date de publication : 25.02.2010 Date de dépôt international : 06.05.2009
CIB :
H01L 25/065 (2006.01)
Déposants : INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road Armonk, New York 10504 (US) (Tous Sauf US).
IBM UNITED KINGDOM LIMITED [GB/GB]; PO Box 41, North Harbour Portsmouth Hampshire PO6 3AU (GB) (MG only).
KOESTER, Steven, John [US/US]; (US) (US Seulement).
PURUSHOTHAMAN, Sampath [US/US]; (US) (US Seulement).
HANNON, Robert [US/US]; (US) (US Seulement).
FAROOQ, Mukta [US/US]; (US) (US Seulement).
YU, Roy [US/US]; (US) (US Seulement).
LIU, Fei [CN/US]; (US) (US Seulement).
LYER, Subramanian [US/US]; (US) (US Seulement).
YOUNG, Albert [US/US]; (US) (US Seulement)
Inventeurs : KOESTER, Steven, John; (US).
PURUSHOTHAMAN, Sampath; (US).
HANNON, Robert; (US).
FAROOQ, Mukta; (US).
YU, Roy; (US).
LIU, Fei; (US).
LYER, Subramanian; (US).
YOUNG, Albert; (US)
Mandataire : WILLIAMS, Julian, David; (GB)
Données relatives à la priorité :
12/194,198 19.08.2008 US
Titre (EN) 3D INTEGRATED CIRCUIT DEVICE FABRICATION USING INTERFACE WAFER AS PERMANENT CARRIER
(FR) FABRICATION DE DISPOSITIF À CIRCUIT INTÉGRÉ 3D UTILISANT UNE TRANCHE D'INTERFACE EN TANT QUE SUPPORT PERMANENT
Abrégé : front page image
(EN)A method is provided for fabricating a 3D integrated circuit structure. Provided are an interface wafer including a first wiring layer and through-silicon vias, and a first active circuitry layer wafer including active circuitry. The first active circuitry layer wafer is bonded to the interface wafer. Then, a first portion of the first active circuitry layer wafer is removed such that a second portion remains attached to the interface wafer. A stack structure including the interface wafer and the second portion of the first active circuitry layer wafer is bonded to a base wafer. Next, the interface wafer is thinned so as to form an interface layer, and metallizations coupled through the through-silicon vias in the interface layer to the first wiring layer are formed on the interface layer. Also provided is a tangible computer readable medium encoded with a program that comprises instructions for performing such a method.
(FR)L'invention porte sur un procédé de fabrication d'une structure de circuit intégré 3D. Une tranche d'interface comprenant une première couche de câblage et des trous d'interconnexion à travers le silicium, et une première tranche à couche de circuit actif comprenant des circuits actifs sont préparées. La première tranche à couche de circuit actif est collée à la tranche d'interface. Puis, une première partie de la première tranche à couche de circuit actif est retirée de telle manière qu'une seconde partie reste attachée à la tranche d'interface. Une structure d'empilement comprenant la tranche d'interface et la seconde partie de la première tranche à couche de circuit actif est collée à une tranche de base. Ensuite, la tranche d'interface est amincie de façon à former une couche d'interface, et des métallisations couplées par les trous d'interconnexion à travers le silicium dans la couche d'interface à la première couche de câblage sont formées sur la couche d'interface. L'invention porte également sur un support lisible par ordinateur tangible codé avec un programme qui comprend des instructions pour exécuter un tel procédé.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)