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1. (WO2010015388) CIRCUIT POUR L'ALIMENTATION PARALLÈLE EN COURANT DURANT UN TEST DE PLUSIEURS DISPOSITIFS ÉLECTRONIQUES INTÉGRÉS SUR UNE TRANCHE DE SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/015388    N° de la demande internationale :    PCT/EP2009/005655
Date de publication : 11.02.2010 Date de dépôt international : 05.08.2009
CIB :
H01L 23/58 (2006.01), G01R 31/28 (2006.01)
Déposants : STMICROELECTRONICS S.R.L. [IT/IT]; Via C. Olivetti, 2 I-20041 Agrate Brianza (IT) (Tous Sauf US).
PAGANI, Alberto [IT/IT]; (IT) (US Seulement)
Inventeurs : PAGANI, Alberto; (IT)
Mandataire : BOTTI, Mario; Botti & Ferrari S.r.l. Via Cappellini, 11 I-20124 Milano (IT)
Données relatives à la priorité :
MI2008A 001492 07.08.2008 IT
Titre (EN) CIRCUIT FOR THE PARALLEL SUPPLYING OF POWER DURING TESTING OF A PLURALITY OF ELECTRONIC DEVICES INTEGRATED ON A SEMICONDUCTOR WAFER
(FR) CIRCUIT POUR L'ALIMENTATION PARALLÈLE EN COURANT DURANT UN TEST DE PLUSIEURS DISPOSITIFS ÉLECTRONIQUES INTÉGRÉS SUR UNE TRANCHE DE SEMI-CONDUCTEUR
Abrégé : front page image
(EN)The present invention relates to a circuit architecture for the parallel supplying of power during an electric or electromagnetic testing, such as EMWS or EWS or WLBI testing, of a plurality of electronic devices (2) each integrated on a same semiconductor wafer (1) wherein the electronic devices (1) are neatly provided on the semiconductor wafer (1) through integration techniques and have edges (5) bounded by separation scribe lines (7). Advantageously according to the invention, the circuit architecture comprises: - at least one conductive grid (4), interconnecting at least one group of the electronic devices (2) and having a portion being external (14) to the devices of the group and a portion being internal (13) to the devices of the group; the external portion (14) of the conductive grid (4) being extended also along the separation scribe lines (7); the internal portion (13) being extended within at least a part of the devices of the group; interconnection pads (6) between the external portion (14) and the internal portion (13) of the conductive grid (4) being provided on at least a part of the devices of the group, the interconnection pads (6) forming, along with the internal and external portions, power supply lines which are common to different electronic devices (2) of the group.
(FR)La présente invention porte sur une architecture de circuit pour une alimentation parallèle en courant durant un test électrique ou électromagnétique, tel qu'un test EMWS ou EWS ou WLBI, d'une pluralité de dispositifs électroniques (2) tous intégrés sur une même tranche de semi-conducteur (1), les dispositifs électroniques (1) étant installés de façon nette sur la tranche de semi-conducteur (1) par des techniques d'intégration et ayant des bords (5) délimités par des chemins de découpe de séparation (7). De façon avantageuse selon l'invention, l'architecture de circuit comprend : au moins une grille conductrice (4), interconnectant au moins un groupe des dispositifs électroniques (2) et ayant une partie qui est externe (14) aux dispositifs du groupe et une partie qui est interne (13) aux dispositifs du groupe; la partie externe (14) de la grille conductrice (4) s'étendant également le long des chemins de découpe de séparation (7); la partie interne (13) s'étendant à l'intérieur d'au moins une partie des dispositifs du groupe; des plots d'interconnexion (6) entre la partie externe (14) et la partie interne (13) de la grille conductrice (4) étant formés sur au moins une partie des dispositifs du groupe, les plots d'interconnexion (6) formant, conjointement avec les parties interne et externe, des lignes d'alimentation électrique qui sont communes à différents dispositifs électroniques (2) du groupe.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)