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1. (WO2010013587) CIRCUIT INTÉGRÉ À SEMI-CONDUCTEURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/013587    N° de la demande internationale :    PCT/JP2009/062409
Date de publication : 04.02.2010 Date de dépôt international : 08.07.2009
CIB :
H03K 19/003 (2006.01), H03K 19/00 (2006.01)
Déposants : NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (Tous Sauf US).
KAMEDA, Yoshio [JP/JP]; (JP) (US Seulement).
MIZUNO, Masayuki [JP/JP]; (JP) (US Seulement)
Inventeurs : KAMEDA, Yoshio; (JP).
MIZUNO, Masayuki; (JP)
Mandataire : MIYAZAKI, Teruo; (JP)
Données relatives à la priorité :
2008-199483 01.08.2008 JP
2009-027420 09.02.2009 JP
Titre (EN) SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) CIRCUIT INTÉGRÉ À SEMI-CONDUCTEURS
(JA) 半導体集積回路
Abrégé : front page image
(EN)A semiconductor integrated circuit the logic circuits of which are duplexed is provided with a comparison circuit for outputting the result of the comparison of whether or not the output value of each of the logic circuits is matched with each other.  A storage circuit of each of the logic circuits is supplied with clock signals which repeat first periods and second periods alternately and in which the start of the first period of each of the clock signals is matched with one another and the end of the second period thereof is matched with one another.  Among the clock signals, at least one clock signal has different length in the first period and the second period and at least one clock signal has a signal pattern different from the signal patterns of the other clock signals.
(FR)L'invention porte sur un circuit intégré à semi-conducteurs dont les circuits logiques sont duplexés. Le circuit intégré à semi-conducteurs comporte un circuit de comparaison pour émettre le résultat de la comparaison entre les valeurs de sortie de chacun des circuits logiques et de leur correspondance les unes aux autres. Le circuit de stockage de chacun des circuits logiques comporte des signaux d'horloge qui répètent des premières périodes et des secondes périodes en alternance et dans lesquels les débuts de la première période de chacun des signaux d'horloge correspondent les uns aux autres et les fins de la seconde période correspondent les unes aux autres. Parmi les signaux d'horloge, la longueur d’au moins un signal d’horloge est différente dans la première période et dans la seconde période ; le signal de motif de la seconde période et d’au moins un signal d'horloge sont différents des motifs de signaux des autres signaux d'horloge.
(JA) 論理回路が二重化された半導体集積回路において、各論理回路の出力値が一致しているか否かの比較結果を出力する比較回路を備える。各論理回路が備える記憶回路には、第1の周期と第2の周期とを交互に繰り返す信号であり、それぞれの第1の周期の開始が一致し、かつ第2の周期の終了が一致するクロック信号を供給する。これらのクロック信号は、少なくとも一つが第1の周期と第2の周期とが異なる長さであり、少なくとも一つが他のクロック信号と異なる信号パターンとする。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)