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1. (WO2010011287) PROCÉDÉ DE FORMATION DE DISPOSITIFS À SEMI-CONDUCTEURS À AILETTES AVEC ISOLATION DE TRANCHÉE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/011287    N° de la demande internationale :    PCT/US2009/004211
Date de publication : 28.01.2010 Date de dépôt international : 21.07.2009
CIB :
H01L 21/336 (2006.01), H01L 29/78 (2006.01)
Déposants : ADVANCED MICRO DEVICES, INC. [US/US]; One AMD Place Mail Stop 68 P.O. Box 3453 Sunnyvale, CA 94088-3453 (US) (Tous Sauf US).
LIN, Ming-ren [US/US]; (US) (US Seulement).
KRIVOKAPIC, Zoran [US/US]; (US) (US Seulement).
MASZARA, Witek [US/US]; (US) (US Seulement)
Inventeurs : LIN, Ming-ren; (US).
KRIVOKAPIC, Zoran; (US).
MASZARA, Witek; (US)
Mandataire : INGRASSIA, Vincent, B.; (US)
Données relatives à la priorité :
12/176,866 21.07.2008 US
Titre (EN) METHOD OF FORMING FINNED SEMICONDUCTOR DEVICES WITH TRENCH ISOLATION
(FR) PROCÉDÉ DE FORMATION DE DISPOSITIFS À SEMI-CONDUCTEURS À AILETTES AVEC ISOLATION DE TRANCHÉE
Abrégé : front page image
(EN)A method of manufacturing a semiconductor device structure (300), such as a FinFET device structure, is provided. The method begins by providing a substrate comprising a bulk semiconductor material (302), a first conductive fin structure (306) formed from the bulk semiconductor material (302), and a second conductive fin structure (308) formed from the bulk semiconductor material (302). The first conductive fin structure (306) and the second conductive fin structure (308) are separated by a gap (322). Next, spacers (332, 334) are formed in the gap (322) and adjacent to the first conductive fin structure (306) and the second conductive fin structure (308). Thereafter, an etching step etches the bulk semiconductor material (302), using the spacers (332, 334) as an etch mask, to form an isolation trench (336) in the bulk semiconductor material (302). A dielectric material (340) is formed in the isolation trench (336), over the spacers (332, 334), over the first conductive fin structure (306), and over the second conductive fin structure (308). Thereafter, at least a portion of the dielectric material (340) and at least a portion of the spacers (332, 334) are etched away to expose an upper section (342) of the first conductive fin structure (306) and an upper section (342) of the second conductive fin structure (308), while preserving the dielectric material (340) in the isolation trench (336). Following these steps, the fabrication of the devices is completed in a conventional manner.
(FR)L’invention concerne un procédé de fabrication d’une structure de dispositif à semi-conducteur (300), comme une structure de dispositif FinFET. Le procédé consiste à fournir un substrat comprenant un matériau semi-conducteur volumineux (302), une première structure d’ailette conductrice (306) formée à partir du matériau semi-conducteur volumineux (302), et une seconde structure d’ailette conductrice (308) formée à partir du matériau semi-conducteur volumineux (302). La première structure d’ailette conductrice (306) et la seconde structure d’ailette conductrice (308) sont séparées par un espace (322). Ensuite, des séparateurs (332, 334) sont formés dans l’espace (322) à proximité de la première structure d’ailette conductrice (306) et de la seconde structure d’ailette conductrice (308). Une étape d’attaque permet ensuite d’attaquer matériau semi-conducteur volumineux (302) en utilisant les séparateurs (332, 334) comme masque d’attaque afin de former une tranchée d’isolation (336) dans le matériau semi-conducteur volumineux (302). Un matériau diélectrique (340) est formé dans la tranchée d’isolation (336) sur les séparateurs (332, 334), par-dessus la première structure d’ailette conductrice (306) et la seconde structure d’ailette conductrice (308). Ensuite, une partie au moins du matériau diélectrique (340) et une partie au moins des séparateurs (332, 334) sont attaquées et éliminées de manière à exposer une section supérieure (342) de la première structure d’ailette conductrice (306) et une section supérieure (342) de la seconde structure d’ailette conductrice (308) tout en préservant le matériau diélectrique (340) dans la tranchée d’isolation (336). Après ces étapes, la fabrication du dispositif est terminée de manière traditionnelle.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)