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1. (WO2010011038) TRANSISTOR EN COUCHE MINCE ET PROCÉDÉ DE FABRICATION DE CE DERNIER
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/011038    N° de la demande internationale :    PCT/KR2009/003744
Date de publication : 28.01.2010 Date de dépôt international : 08.07.2009
CIB :
G02F 1/136 (2006.01)
Déposants : ENSILTECH CORPORATION [KR/KR]; 914-915, IT Castle 1-dong 550-1, Gasan-dong, Geumcheon-gu Seoul 153-768 (KR) (Tous Sauf US).
RO, Jae-Sang [KR/KR]; (KR) (US Seulement).
HONG, Won-Eui [KR/KR]; (KR) (US Seulement)
Inventeurs : RO, Jae-Sang; (KR).
HONG, Won-Eui; (KR)
Mandataire : CHOI, Young-Bok; (KR)
Données relatives à la priorité :
10-2008-0072990 25.07.2008 KR
Titre (EN) THIN FILM TRANSISTOR AND MANUFACTURING METHOD THEREOF
(FR) TRANSISTOR EN COUCHE MINCE ET PROCÉDÉ DE FABRICATION DE CE DERNIER
(KO) 박막트랜지스터 및 이의 제조방법
Abrégé : front page image
(EN)The present invention relates to a thin film transistor in which Joule heat is applied to a glass substrate arranged below an amorphous silicon layer to produce stress gradients of a predetermined depth from the surface of the glass substrate and to crystallize the amorphous silicon layer into a polycrystalline silicon layer, thereby improving crystallinity, and relates also to a manufacturing method of the thin film transistor. The present invention provides a thin film transistor comprising: a glass substrate having stress gradients formed at a predetermined depth from an upper surface thereof; a semiconductor layer formed on the glass substrate, and consisting of a polycrystalline silicon layer crystallized by Joule heating; a gate insulation layer formed on the semiconductor layer; a gate electrode formed on the gate insulation layer; an interlayer insulation layer formed on the gate electrode; and a source/drain electrode formed on the interlayer insulation layer and electrically connected to a source/drain region of the semiconductor layer.
(FR)La présente invention concerne un transistor en couche mince dans lequel la chaleur générée par l'effet Joule est appliquée sur un substrat en verre disposé sous une couche de silicium amorphe afin de produire des gradients de contrainte d'une profondeur prédéterminée à partir de la surface du substrat en verre et pour cristalliser la couche de silicium amorphe sous forme d'une couche de silicium polycristallin, ce qui améliore la cristallinité. Cette invention porte également sur un procédé de fabrication du transistor en couche mince. La présente invention porte sur un transistor en couche mince comprenant: un substrat en verre ayant des gradients de contrainte formés à une profondeur prédéterminée depuis une surface supérieure de ce dernier; une couche de semi-conducteurs formée sur le substrat en verre et constituée d'une couche de silicium polycristallin cristallisé par la chaleur générée par l'effet Joule; une couche d'isolement de grille formée sur la couche de semi-conducteurs; une électrode de grille formée sur la couche d'isolement de grille; une couche d'isolement intercouche formée sur l'électrode de grille; et une électrode de source/drain formée sur la couche d'isolement intercouche et électriquement reliée à une région de source/drain de la couche de semi-conducteurs.
(KO)본 발명은 비정질 실리콘막 하부에 위치하는 유리 기판에 상기 유리 기판의 표면에서부터 일정 깊이까지 응력 구배가 생기도록 주울 가열을 가하여 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화함으로써, 결정성이 향상된 다결정 실리콘막을 포함하는 박막트랜지스터 및 이의 제조방법에 관한 것이다. 본 발명은 상부 표면에서부터 일정 깊이까지 응력 구배가 형성된 유리 기판;상기 유리 기판 상에 위치하며, 주울 가열에 의해 결정화된 다결정 실리콘막으로 이루어진 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며, 상기 반도체층의 소오스/드레인 영역과 전기적으로 연결된 소오스 및 드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터 및 이의 제조방법을 제공한다.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : coréen (KO)
Langue de dépôt : coréen (KO)