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1. (WO2010004747) CIRCUIT DIVISEUR D'HORLOGE MULTIPHASE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/004747    N° de la demande internationale :    PCT/JP2009/003191
Date de publication : 14.01.2010 Date de dépôt international : 08.07.2009
CIB :
H03K 23/54 (2006.01), G06F 1/06 (2006.01), G06F 1/12 (2006.01), H03K 5/15 (2006.01), H03K 23/42 (2006.01)
Déposants : PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (Tous Sauf US).
YAMAHIRA, Seiji; (US Seulement)
Inventeurs : YAMAHIRA, Seiji;
Mandataire : MAEDA, Hiroshi; (JP)
Données relatives à la priorité :
2008-179565 09.07.2008 JP
Titre (EN) MULTI-PHASE CLOCK DIVIDER CIRCUIT
(FR) CIRCUIT DIVISEUR D'HORLOGE MULTIPHASE
(JA) 多相クロック分周回路
Abrégé : front page image
(EN)Provided is a divider circuit for a multi-phase clock signal which can assure a sufficient data latch time even for a multi-phase clock signal having a high frequency.  For example, the divider circuit includes: a main latch circuit (10) which generates an inverse data signal by using two clock signals out of the 8-phase clock signals; and a sub latch circuit (20) which acquires the inverse data signal as a common data signal by using the 8-phase clock signals as a trigger.
(FR)La présente invention porte sur un circuit diviseur pour un signal d'horloge multiphase qui peut assurer un temps de verrouillage de données suffisant même pour un signal d'horloge multiphase ayant une fréquence élevée. Par exemple, le circuit diviseur comprend : un circuit de verrouillage principal (10) qui génère un signal de données inverse à l'aide de deux signaux d'horloge parmi les signaux d'horloge à 8 phases ; et un circuit de verrouillage auxiliaire (20) qui acquiert le signal de données inverse en tant que signal de données commun en utilisant les signaux d'horloge à 8 phases utilisés comme circuit de déclenchement.
(JA) 高い周波数を持つ多相クロック信号においてもデータラッチ時間が十分確保できる多相クロック信号用の分周回路を提供するように、例えば8相クロック信号のうち2本のクロック信号を用いて反転データ信号を生成するメインラッチ回路(10)と、8相クロック信号をトリガとし前記反転データ信号を共通のデータ信号として取り込むサブラッチ回路(20)とを設ける。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)