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N° de publication :    WO/2010/004680    N° de la demande internationale :    PCT/JP2009/002288
Date de publication : 14.01.2010 Date de dépôt international : 25.05.2009
H01L 21/8238 (2006.01), H01L 21/76 (2006.01), H01L 21/82 (2006.01), H01L 21/822 (2006.01), H01L 27/04 (2006.01), H01L 27/08 (2006.01), H01L 27/092 (2006.01), H01L 29/78 (2006.01)
Déposants : PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (Tous Sauf US).
YAMASHITA, Kyouji; (US Seulement)
Inventeurs : YAMASHITA, Kyouji;
Mandataire : MAEDA, Hiroshi; (JP)
Données relatives à la priorité :
2008-178768 09.07.2008 JP
(JA) 半導体装置
Abrégé : front page image
(EN)Provided is a semiconductor device comprised of a first well region (3a), a second well region (3b), a first active region (21a) surrounded by an element separation region (2), a second active region (21b) surrounded by element separation regions (2,2B), a first metal-insulating-semiconductor (MIS) transistor (MP2) having a second conductivity type which is formed on the first active region (21a) and has the source/drain regions composed of silicon (Si) mixed crystal layer embedded in concave sections, a second MIS transistor (MN2) having a first conductivity type formed on the second active region (21b), and an MIS transistor (DP2) for separation having the second conductivity type formed on the first active region (21a). The source/drain regions of the first MIS transistor are not in contact with the element separation region (2) positioned at the edge in the lengthwise direction of the gate in the first active region (21a).
(FR)L'invention porte sur un dispositif à semi-conducteurs composé d'une première région de puits (3a), d'une seconde région de puits (3b), d'une première région active (21a) entourée d'une région de séparation d'éléments (2), d'une seconde région active (21b) entourée de régions de séparation d'éléments (2, 2B), d'un premier transistor métal-isolant-semi-conducteur (MIS) (MP2), doté d’un second type de conductivité, qui est formé sur la première région active (21a) et comporte les régions de source/drain composées d'une couche cristalline mixte de silicium (Si) incorporées dans des sections concaves, d'un second transistor MIS (MN2) doté d’un premier type de conductivité formé sur la seconde région active (21b) et d'un transistor MIS (DP2) pour une séparation, doté du second type de conductivité, formé sur la première région active (21a). Les régions de source/drain du premier transistor MIS ne sont pas en contact avec la région de séparation d'éléments (2) positionnée au bord dans la direction longitudinale de la grille dans la première région active (21a).
(JA) 半導体装置は、第1のウエル領域3a及び第2のウエル領域3bと、素子分離領域2に囲まれた第1の活性領域21aと、素子分離領域2、2Bに囲まれた第2の活性領域21bと、第1の活性領域21a上に形成され、凹部内に埋め込まれたSi混晶層からなるソース/ドレイン領域を有する第2導電型の第1のMISトランジスタMP2と、第2の活性領域21b上に形成された第1導電型の第2のMISトランジスタMN2と、第1の活性領域21a上に形成された第2導電型の分離用MISトランジスタDP2とを備える。第1のMISトランジスタのソース/ドレイン領域は、第1の活性領域21aにおけるゲート長方向の端部に位置する素子分離領域2に接していない。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)