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1. (WO2010004664) DISPOSITIF DE MÉMOIRE À SEMI-CONDUCTEURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/004664    N° de la demande internationale :    PCT/JP2009/000263
Date de publication : 14.01.2010 Date de dépôt international : 23.01.2009
CIB :
G11C 29/42 (2006.01), G11C 11/401 (2006.01), G11C 11/413 (2006.01)
Déposants : PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (Tous Sauf US).
NAKAMURA, Toshihiro; (US Seulement).
IIDA, Masahisa; (US Seulement)
Inventeurs : NAKAMURA, Toshihiro; .
IIDA, Masahisa;
Mandataire : MAEDA, Hiroshi; Osaka-Marubeni Bldg., 5-7, Hommachi 2-chome, Chuo-ku, Osaka-shi, Osaka, 5410053 (JP)
Données relatives à la priorité :
2008-180388 10.07.2008 JP
Titre (EN) SEMICONDUCTOR MEMORY DEVICE
(FR) DISPOSITIF DE MÉMOIRE À SEMI-CONDUCTEURS
(JA) 半導体記憶装置
Abrégé : front page image
(EN)A semiconductor memory device comprises a memory array, an error correction circuit, and a timing control signal generator for, based on a first timing control signal that controls a timing at which data inputted to the error correction circuit is transferred to the error correction circuit, generating a second timing control signal that controls a timing at which data outputted from the error correction circuit is transferred to other circuits from the error correction circuit. The timing control signal generator includes a circuit identical or corresponding to at least part of the error correction circuit and outputs the second timing control signal according to a timing generated by delaying the first timing control signal by a time corresponding to the delay time of the error correction circuit.
(FR)L'invention porte sur un dispositif de mémoire à semi-conducteurs, qui comprend une matrice de mémoire, un circuit de correction d'erreurs et un générateur de signaux de régulation de synchronisation pour, sur la base d'un premier signal de régulation de synchronisation qui régule l'instant où les données introduites dans le circuit de correction d'erreurs sont transférées au circuit de correction d'erreurs, générer un second signal de régulation de synchronisation, qui régule l'instant où les données sortant du circuit de correction d'erreurs sont transférées à d'autres circuits à partir du circuit de correction d'erreurs. Le générateur de signaux de régulation de synchronisation comprend un circuit identique ou correspondant à au moins une partie du circuit de correction d'erreurs et envoie en sortie le second signal de régulation de synchronisation en fonction d'un instant généré par une temporisation du premier signal de régulation de synchronisation, d'une durée correspondant au retard du circuit de correction d'erreurs.
(JA) 半導体記憶装置は、メモリアレイと、誤り訂正回路と、上記誤り訂正回路に入力されるデータが当該誤り訂正回路に受け渡されるタイミングを制御する第1のタイミング制御信号に基づいて、上記誤り訂正回路から出力されたデータが誤り訂正回路から他の回路に受け渡されるタイミングを制御する第2のタイミング制御信号を生成するタイミング制御信号生成部とを備え、上記タイミング制御信号生成部は、上記誤り訂正回路の少なくとも一部と同一または対応する回路を含み、上記誤り訂正回路の遅延時間に対応する時間だけ上記第1のタイミング制御信号を遅延させたタイミングに応じて、上記第2のタイミング制御信号を出力する。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)