WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2010004646) DISPOSITIF À SEMI-CONDUCTEUR ET MODULE RFID
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/004646    N° de la demande internationale :    PCT/JP2008/062585
Date de publication : 14.01.2010 Date de dépôt international : 11.07.2008
CIB :
G11C 13/00 (2006.01)
Déposants : RENESAS ELECTRONICS CORPORATION [JP/JP]; 1753, Shimonumabe, Nakahara-ku, Kawasaki-shi, Kanagawa 2118668 (JP) (Tous Sauf US).
IIDA, Yoshikazu [JP/JP]; (JP) (US Seulement).
TANAKA, Toshihiro [JP/JP]; (JP) (US Seulement).
KATO, Akira [JP/JP]; (JP) (US Seulement).
YAMAKI, Takashi [JP/JP]; (JP) (US Seulement).
UMEMOTO, Yukiko [JP/JP]; (JP) (US Seulement).
ISHIKAWA, Jiro [JP/JP]; (JP) (US Seulement).
ENDO, Takefumi [JP/JP]; (JP) (US Seulement)
Inventeurs : IIDA, Yoshikazu; (JP).
TANAKA, Toshihiro; (JP).
KATO, Akira; (JP).
YAMAKI, Takashi; (JP).
UMEMOTO, Yukiko; (JP).
ISHIKAWA, Jiro; (JP).
ENDO, Takefumi; (JP)
Mandataire : TAMAMURA, Shizuyo; Room 901, Yamashiro Building, 1, Kanda Ogawamachi 1-chome, Chiyoda-ku, Tokyo 1010052 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR DEVICE AND RFID MODULE
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET MODULE RFID
(JA) 半導体装置及びRFIDモジュール
Abrégé : front page image
(EN)When a chosen transistor (CT) is selected by a word line (WL) for a memory cell (1) in which chosen transistors are connected in series to a phase change element, the resulting change in the charge potential of a bit line (BL) is detected by an amp (31) and reading is performed latched to a read data latch (30), the bit line is clamped at a low potential (MTRANS), and the timings of both the aforementioned word line selection timing and the aforementioned read data latching timing are generated in synchronization with a change in an externally given read operation instruction signal (/RA). The current flowing to the phase change element can be reduced during the read operation by clamping the bit line at a low potential. Furthermore, in the read operation, residual charge in the bit line is discharged when the latch data produced by the read data latch, which holds the output of the amp that detects potential changes in the already pre-charged bit line, are verified.
(FR)Selon la présente invention, lorsqu'un transistor donné (CT) est sélectionné par une ligne de mots (WL) pour une cellule de mémoire (1) dans laquelle des transistors donnés sont reliés en série à un élément de changement de phase, le changement provoqué dans le potentiel de charge d'une ligne de mots (BL) est détecté par un amplificateur (31) et la lecture est verrouillée à un mécanisme de verrouillage de données de lecture (30), la ligne de bits est calée sur un faible potentiel (MTRANS) et les temporisations correspondant à la fois à la temporisation de sélection de la ligne de mots susmentionnée et à la temporisation du verrouillage de données susmentionné sont générées en synchronisation avec le changement d'un signal d'instruction d'opération de lecture fourni de manière externe (/RA). Il est possible de diminuer le courant qui alimente l'élément de changement de phase pendant l'opération de lecture en calant la ligne de bits sur un faible potentiel. En outre, lors de l'opération de lecture, la charge résiduelle de la ligne de bits s'évacue lors de la vérification des données de verrouillage produites par le système de verrouillage des données de lecture, qui retient la sortie de l'amplificateur détectant les changements de potentiel de la ligne de mots déjà préchargée.
(JA) 相変化素子に選択トランジスタが直列接続されたメモリセル(1)に対し、ワード線(WL)で選択トランジスタ(CT)を選択し、それによるビット線(BL)の充電電位の変化をアンプ(31)で検出して読み出しデータラッチ(30)にラッチする読み出しを行うとき、ビット線を低電位にクランプ(MTRANS)し、また、外部から与えられる読み出し動作の指示信号(/RA)の変化に同期して前記ワード線選択タイミングと前記読み出しデータラッチのラッチタイミングの双方のタイミングを生成する。読み出し動作に際してビット線が低電位にクランプされることにより相変化素子に流れる電流を減らすことができる。更に、読み出し動作において予めプリチャージされたビット線の電位変化を検出するアンプの出力を保持する読み出しデータラッチによるラッチデータが確定したときビット線の残留電荷をディスチャージする。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)