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1. (WO2010001239) GÉNÉRATION D'ADRESSES POUR UN ACCÈS DE MÉMOIRE MULTIPLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/001239    N° de la demande internationale :    PCT/IB2009/006145
Date de publication : 07.01.2010 Date de dépôt international : 02.07.2009
CIB :
G06F 12/08 (2006.01), H03M 13/29 (2006.01)
Déposants : NOKIA CORPORATION [FI/FI]; Keilalahdentie 4 FIN-02150 Espoo (FI) (Tous Sauf US).
NIEMINEN, Esko [FI/FI]; (FI) (US Seulement)
Inventeurs : NIEMINEN, Esko; (FI)
Données relatives à la priorité :
12/217,333 03.07.2008 US
Titre (EN) ADDRESS GENERATION FOR MULTIPLE ACCESS OF MEMORY
(FR) GÉNÉRATION D'ADRESSES POUR UN ACCÈS DE MÉMOIRE MULTIPLE
Abrégé : front page image
(EN)A memory bank has a plurality of memories. In an embodiment, a forward unit applies logical memory addresses to the memory bank in a forward twofold access order, a backward unit applies logical memory addresses to the memory bank in a backward twofold access order, and a half butterfly network (at least half, and barrel shifters in 8-tuple embodiments) is disposed between the memory bank and the forward unit and the backward unit. A set of control signals is generated which are applied to the half or more butterfly network (and to the barrel shifters where present) so as to access the memory bank with an n-tuple parallelism in a linear order in a first instance, and a quadratic polynomial order in a second instance, where n=2, 4, 8, 16, 32,... This access is for any n-tuple of the logical addresses, and is without memory access conflict. In this manner memory access may be controlled data decoding.
(FR)L'invention concerne une banque de mémoire ayant une pluralité de mémoires. Dans un mode de réalisation, une unité anticipée applique des adresses de mémoire logiques à la banque de mémoire dans un ordre d'accès double anticipé, une unité différée applique des adresses de mémoire logiques à la banque de mémoire dans un ordre d'accès double différé, et un réseau en demi papillon(dans des modes de réalisation au moins en demi papillon, et avec des décaleurs à 8-uplets) est disposé entre la banque de mémoire et l'unité anticipée et l'unité différée. Un ensemble de signaux de commande généré qui est appliqué au réseau en demi papillon ou plus (et aux décaleurs s'ils sont présents) de manière à accéder à la banque de mémoire avec un parallélisme à n-uplets dans un ordre linéaire d'une première instance, et un ordre polynomial quadratique dans une seconde instance, où n = 2, 4, 8, 16, 32,... Cet accès est destiné à un n-uplet quelconque des adresses logiques, et se fait sans conflit d'accès de mémoire. De cette manière, l'accès de mémoire peut être un décodage de données commandé.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)