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1. (WO2009141849) GENERATEUR DE MOTIFS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/141849    N° de la demande internationale :    PCT/JP2008/001274
Date de publication : 26.11.2009 Date de dépôt international : 21.05.2008
CIB :
G11C 29/56 (2006.01), G01R 31/28 (2006.01)
Déposants : ADVANTEST CORPORATION [JP/JP]; 1-32-1, Asahi-cho, Nerima-ku, Tokyo 1790071 (JP) (Tous Sauf US).
YASUI, Takahiro [JP/JP]; (JP) (US Seulement)
Inventeurs : YASUI, Takahiro; (JP)
Mandataire : MORISHITA, Sakaki; 2-11-12, Ebisu-Nishi, Shibuya-ku, Tokyo, 1500021 (JP)
Données relatives à la priorité :
Titre (EN) PATTERN GENERATOR
(FR) GENERATEUR DE MOTIFS
(JA) パターン発生器
Abrégé : front page image
(EN)An address signal generating circuit (10) generates an address signal (ADRS_IN) indicating the address of the destination of access of a memory. An inversion prohibiting signal generating portion (12) generates plural patterns of inversion prohibiting signals (INH1 to INH5) which have the same bit width as that of the address signal (ADRS_IN) and prohibit the inversion of each bit of the address signal (ADRS_IN). A selector (14) selects and outputs either one of the plural patterns of inversion prohibiting signals (INH1 to INH5) generated by the inversion prohibiting signal generating portion (12). When an inversion control signal (INVERT) is asserted, an address signal inversion circuit (16) inverts and outputs only those bits which are not prohibited from inverting by the inversion prohibiting signal (INH) selected by the selector (14) out of the individual bits of the address signal (ADRS_IN).
(FR)Selon l’invention, un circuit générateur de signal d’adresse (10) génère un signal d’adresse (ADRS_IN) indiquant l’adresse de la destination d’accès d’une mémoire. Une partie générant des signaux d’interdiction d’inversion (12) génère plusieurs motifs de signaux d’interdiction d’inversion (INH1 à INH5) qui présentent la même largeur de bit que celle du signal d’adresse (ADRS_IN) et interdisent l’inversion de chaque bit du signal d’adresse (ADRS_IN). Un sélecteur (14) sélectionne et émet en sortie un des motifs de signaux d’interdiction d’inversion (INH1 à INH5) générés par la partie générant des signaux d’interdiction d’inversion (12). Lorsqu’un signal de commande d’inversion (INVERT) est émis, un circuit d’inversion de signal d’adresse (16) inverse et émet seulement les bits pour lesquels l’inversion n’est pas interdite par le signal d’interdiction d’inversion (INH) sélectionné par le sélecteur (14) parmi les bits individuels du signal d’adresse (ADRS_IN).
(JA) アドレス信号発生回路10は、メモリのアクセス先のアドレスを示すアドレス信号ADRS_INを生成する。反転禁止信号生成部12は、アドレス信号ADRS_INと同じビット幅を有し、アドレス信号ADRS_INの各ビットの反転を禁止する反転禁止信号INH1~INH5を、複数のパターン生成する。セレクタ14は、反転禁止信号生成部12により生成される複数パターンの反転禁止信号INH1~INH5から、いずれかを選択して出力する。アドレス信号反転回路16は、反転制御信号INVERTがアサートされると、アドレス信号ADRS_INの各ビットの内、セレクタ14により選択された反転禁止信号INHによって反転が禁止されないビットのみを反転して出力する。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)