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1. (WO2009141402) PROCÉDÉ DE FABRICATION ET DE TEST D'UN CIRCUIT ÉLECTRONIQUE INTÉGRÉ
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/141402    N° de la demande internationale :    PCT/EP2009/056183
Date de publication : 26.11.2009 Date de dépôt international : 20.05.2009
CIB :
G01R 31/28 (2006.01), G01R 1/20 (2006.01), H01L 21/66 (2006.01), H01L 23/485 (2006.01)
Déposants : STMICROELECTRONICS (GRENOBLE) SAS [FR/FR]; 12, Rue Jules Horowitz B.P. 217 F-38000 Grenoble (FR) (Tous Sauf US).
COFFY, Romain [FR/FR]; (FR) (US Seulement)
Inventeurs : COFFY, Romain; (FR)
Mandataire : CABINET BEAUMONT; 1, Rue Champollion F-38000 Grenoble (FR)
Données relatives à la priorité :
0853337 22.05.2008 FR
Titre (EN) METHOD FOR MANUFACTURING AND TESTING AN INTEGRATED ELECTRONIC CIRCUIT
(FR) PROCÉDÉ DE FABRICATION ET DE TEST D'UN CIRCUIT ÉLECTRONIQUE INTÉGRÉ
Abrégé : front page image
(EN)A method for manufacturing and for testing an integrated circuit, including the steps of forming, on the upper portion of the integrated circuit (1), a passivation layer (19) comprising openings at the level of metal tracks (17) of the last interconnect stack of the integrated circuit; forming, in the openings, first pads (11) connected to second pads (13) formed on the passivation layer by conductive track sections, the first pads being intended for the connection of the integrated circuit; testing the integrated circuit by bringing test tips in contact with the second pads; and eliminating at least a portion of at least one of the conductive track sections.
(FR)L'invention porte sur un procédé de fabrication et de test d'un circuit intégré consistant à former, sur la partie supérieure du circuit intégré (1), une couche de passivation (19) comprenant des ouvertures au niveau de pistes métalliques (17) du dernier empilement d'interconnexion du circuit intégré ; former, dans les ouvertures, des premiers plots (11) connectés à des seconds plots (13) formés sur la couche de passivation par des sections de piste conductrice, les premiers plots étant destinés à la connexion du circuit intégré ; tester le circuit intégré en amenant des pointes de test en contact avec les seconds plots ; et éliminer au moins une partie d'au moins une des sections de piste conductrice.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)