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1. (WO2009139185) DISPOSITIF MÉMOIRE NON VOLATIL À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/139185    N° de la demande internationale :    PCT/JP2009/002148
Date de publication : 19.11.2009 Date de dépôt international : 15.05.2009
CIB :
H01L 27/10 (2006.01), H01L 49/00 (2006.01), H01L 49/02 (2006.01), H01L 45/00 (2006.01)
Déposants : PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (Tous Sauf US).
HIMENO, Atsushi; (US Seulement).
MIKAWA, Takumi; (US Seulement).
ARITA, Koji; (US Seulement)
Inventeurs : HIMENO, Atsushi; .
MIKAWA, Takumi; .
ARITA, Koji;
Mandataire : NII, Hiromori; (JP)
Données relatives à la priorité :
2008-129381 16.05.2008 JP
Titre (EN) NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF
(FR) DISPOSITIF MÉMOIRE NON VOLATIL À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 不揮発性半導体記憶装置およびその製造方法
Abrégé : front page image
(EN)A non-volatile semiconductor memory device having a crosspoint configuration which combines non-ohmic elements and a variable resistance layer is comprised of an interlayer insulating layer (16) formed on a substrate (11) which includes lower layer electrode wiring (15), contact holes formed in the interlayer insulation layer on the lower layer electrode wiring, non-ohmic elements (17) formed on lower layer electrode wiring (15), variable resistance layers (22) embedded in the contact holes and formed on the non-ohmic elements (17), and upper layer electrode wiring (23) connected to the variable resistance layers (22) and formed on an interlayer insulating layer (16). In a non-ohmic element (17), at least one layer which includes a semiconductor layer or an insulating layer in a stacked layer structure of a plurality of semiconductor layers, a stacked layer structure of metal electrode layers and semiconductor layers, or a stacked layer structure of metal electrode layers and insulating layers is formed larger than the contact hole, and the other layers of the stacked layer structure are formed embedded in the contact hole.
(FR)L'invention porte sur un dispositif mémoire non volatil à semi-conducteur. Le dispositif est muni d’une configuration de point de croisement qui comprend des éléments non ohmiques et une couche à résistance variable composé d'une couche isolante d'intercouche (16) formée sur un substrat (11) qui comprend un câblage d'électrode de couche inférieure (15), des trous de contact formés dans la couche isolante d'intercouche du câblage d'électrode de couche inférieure, des éléments non ohmiques (17) formés sur le câblage d'électrode de couche inférieure (15), des couches à résistance variable (22) incorporées dans les trous de contact et formées sur les éléments non ohmiques (17), et un câblage d'électrode de couche supérieure (23) connecté aux couches à résistance variable (22) et formé sur la couche isolante d'intercouche (16). Dans un élément non ohmique (17), au moins une couche qui comprend une couche semi-conductrice ou une couche isolante dans une structure en couche empilée d'une pluralité de couches semi-conductrices, une structure à couches empilées de couches d'électrode métallique et de couches semi-conductrices, ou une structure à couches empilées de couches d'électrode métallique et de couches isolantes, est formée pour être plus grande que le trou de contact ; les autres couches de la structure à couches empilées sont formées pour être contenues dans le trou de contact.
(JA) 非オーミック性素子と抵抗変化層とを組み合わせたクロスポイント型構成の不揮発性半導体記憶装置は、下層電極配線(15)を含む基板(11)上に形成された層間絶縁層(16)と、下層電極配線上の層間絶縁層に形成されたコンタクトホールと、下層電極配線(15)上に形成された非オーミック性素子(17)と、コンタクトホール中に埋め込まれ、非オーミック性素子(17)上に形成された抵抗変化層(22)と、抵抗変化層(22)と接続し、層間絶縁層(16)上に形成された上層電極配線(23)とを備え、非オーミック性素子(17)は、複数層の半導体層の積層構成、金属電極体層と半導体層との積層構成または金属電極体層と絶縁体層との積層構成のうちの半導体層又は絶縁体層を含む少なくとも1層はコンタクトホールより大きな形状を有し、コンタクトホール中に積層構成のその他の層が埋め込み形成されている。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)