(EN) A memory control device is connected to a plurality of master devices (100 to 102) which issue an access request and to a memory (104) shared by the master devices (100 to 102) and controls access to the memory (104) in accordance with the access request. The memory control device includes: a monitor unit which monitors a use band as a memory access data amount per unit time made by an access request issued from the masters (100 to 102) for each of the master devices; a holding unit which holds a predetermined request band for each of the master devices; a band judgment unit which judges whether each of the use bands has reached a corresponding request band for each of the master devices (100 to 102); and a control unit which issues an antecedent refresh command to the memory (104) according to the judgment result of each of the master devices made by the band judgment unit independently of the refresh cycle timing.
(FR) L'invention concerne un dispositif de contrôle de mémoire qui est relié à une pluralité de dispositifs maîtres (100 à 102) émettant une demande d’accès et à une mémoire (104) partagée par les dispositifs maîtres (100 à 102), et qui contrôle l’accès à la mémoire (104) en accord avec la demande d’accès. Le dispositif de contrôle de mémoire comprend : une unité de surveillance qui surveille une plage d’utilisation en termes de quantité de données faisant l’objet d’accès à la mémoire par unité de temps du fait d’une demande d’accès émise par les maîtres (100 à 102) pour chacun des dispositifs maîtres ; une unité de réservation qui réserve une plage de demande prédéterminée pour chacun des dispositifs maîtres ; une unité de décision de plages qui décide si chacune des plages d’utilisation a atteint une plage de demande correspondante pour chacun des dispositifs maîtres (100 à 102) ; et une unité de contrôle qui envoie à la mémoire (104) une commande de rafraîchissement d’antécédents en fonction du résultat de décision de chacun des dispositifs maîtres déterminé par l’unité de décision de plages indépendamment de la chronologie du cycle de rafraîchissement.
(JA) 本発明のメモリ制御装置は、アクセス要求を発行する複数のマスタ(100~102)と、前記複数のマスタ(100~102)が共有するメモリ(104)とに接続され、前記アクセス要求に応じて前記メモリ(104)へのアクセスを制御するメモリ制御装置であって、前記複数のマスタ装置毎に、当該マスタ(100~102)から発行されたアクセス要求による単位時間当たりのメモリアクセスデータ量である使用帯域を監視する監視部と、前記複数のマスタ装置毎に、予め定められた要求帯域を保持する保持部と、前記複数のマスタ(100~102)毎に、対応する使用帯域が対応する要求帯域に達したか否かを判定する帯域判定部と、前記帯域判定部によるマスタ装置毎の判定結果に基づいて、リフレッシュ周期のタイミングと無関係に先行リフレッシュコマンドを前記メモリ(104)へ発行する制御部とを備える。