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1. (WO2009136095) PROCÉDÉ DE FABRICATION DE TRANSISTORS MOSFET COMPLÉMENTAIRES DE TYPE P ET N, ET DISPOSITIF ÉLECTRONIQUE COMPRENANT DE TELS TRANSISTORS, ET PROCESSEUR COMPRENANT AU MOINS UN TEL DISPOSITIF
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/136095    N° de la demande internationale :    PCT/FR2009/050642
Date de publication : 12.11.2009 Date de dépôt international : 09.04.2009
CIB :
H01L 21/336 (2006.01), H01L 29/78 (2006.01), H01L 21/8238 (2006.01), H01L 29/47 (2006.01), H01L 21/265 (2006.01), H01L 21/225 (2006.01)
Déposants : CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE (C.N.R.S) [FR/FR]; 3, rue Michel Ange F-75016 Paris (FR) (Tous Sauf US).
LARRIEU, Guilhem [FR/FR]; (FR) (US Seulement).
DUBOIS, Emmanuel [FR/FR]; (FR) (US Seulement)
Inventeurs : LARRIEU, Guilhem; (FR).
DUBOIS, Emmanuel; (FR)
Mandataire : JACOBSON, Claude; (FR)
Données relatives à la priorité :
08 52464 11.04.2008 FR
Titre (EN) METHOD FOR MAKING COMPLEMENTARY P AND N MOSFET TRANSISTORS, ELECTRONIC DEVICE INCLUDING SUCH TRANSISTORS, AND PROCESSOR INCLUDING AT LEAST ONE SUCH DEVICE
(FR) PROCÉDÉ DE FABRICATION DE TRANSISTORS MOSFET COMPLÉMENTAIRES DE TYPE P ET N, ET DISPOSITIF ÉLECTRONIQUE COMPRENANT DE TELS TRANSISTORS, ET PROCESSEUR COMPRENANT AU MOINS UN TEL DISPOSITIF
Abrégé : front page image
(EN)The invention relates to a method for making complementary p and n MOSFET transistors (3, 4) with source (10, 24) and drain (12, 26) Schottky electrodes connected by a channel (20, 34) controlled by a gate electrode (14, 28), wherein said method includes: making source and drain electrodes from a single silicide for the two types of transistors; segregating first impurities (21) from groups II and III of the periodic table at the interface (22) between the silicide and the channel (20) of the p transistor (3), the n transistor (4) being masked; segregating second impurities (35) from groups V and VI of the periodic table at the interface (36) between the silicide and the channel (34) of the n transistor (4), the p transistor (3) being masked.
(FR)Ce procédé de fabrication de transistors MOSFET (3, 4) complémentaires de types p et n, à électrodes de source (10, 24) et de drain (12, 26) de type Schottky reliées par un canal (20, 34) commandé par une électrode de grille (14, 28), comprend : - la réalisation des électrodes de source et de drain à partir d'un siliciure unique pour les deux types de transistors, - la ségrégation de premières impuretés (21 ) parmi les groupes II et III du tableau périodique, à l'interface (22) entre le siliciure et le canal (20) du transistor (3) de type p, le transistor (4) de type n étant masqué, - la ségrégation de secondes impuretés (35) parmi les groupes V et Vl du tableau périodique, à l'interface (36) entre le siliciure et le canal (34) du transistor (4) de type n, le transistor (3) de type p étant masqué.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : français (FR)
Langue de dépôt : français (FR)