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1. (WO2009134075) PROCÉDÉ DE FABRICATION D’UN TFT POLY-SI À ÉCHELONNEMENT INVERSÉ AVEC EXCENTREMENT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/134075    N° de la demande internationale :    PCT/KR2009/002255
Date de publication : 05.11.2009 Date de dépôt international : 29.04.2009
CIB :
H01L 29/78 (2006.01)
Déposants : KYUNGHEE UNIVERSITY INDUSTRIAL & ACADEMIC COLLABORATION FOUNDATION [KR/KR]; 1 Hoegi-dong, Dongdaemun-gu Seoul 130-701 (KR) (Tous Sauf US).
JANG, Jin [KR/KR]; (KR) (US Seulement).
OH, Jae-Hwan [KR/KR]; (KR) (US Seulement).
KANG, Dong-Han [KR/KR]; (KR) (US Seulement)
Inventeurs : JANG, Jin; (KR).
OH, Jae-Hwan; (KR).
KANG, Dong-Han; (KR)
Mandataire : KIM, Inhan; 6F. Ilheung Bldg., 1490-25, Seocho-dong, Seocho-gu Seoul 137-070 (KR)
Données relatives à la priorité :
10-2008-0040800 30.04.2008 KR
Titre (EN) MANUFACTURING METHOD OF INVERSE STAGGERED POLY-SI TFT WITH CENTER OFF-SET
(FR) PROCÉDÉ DE FABRICATION D’UN TFT POLY-SI À ÉCHELONNEMENT INVERSÉ AVEC EXCENTREMENT
Abrégé : front page image
(EN)Disclosed herein is a method for manufacturing a poly-Si TFT with a center offset structure, including (1) preparing a buffer layer on a substrate, (2) preparing a gate electrode with a center offset structure on the buffer layer, (3) forming a gate insulating film on the gate electrode, (4) forming an active layer on the gate insulating film, (5) depositing an n+ amorphous silicon based ohmic contact layer over the active layer, (6) placing source/drain electrodes on the n+ amorphous silicon based ohmic contact layer, and (7) forming a passivation film as a protective layer on the source/drain electrodes. According to the disclosed method, an offset pattern is formed in the center of a gate constituting the TFT to form an offset region in the middle of an active layer channel, so that complicated processes for fabrication of the TFT may be simplified and leakage current may be noticeably inhibited.
(FR)L'invention concerne un procédé de fabrication d’un TFT poly-Si à structure excentrée, le procédé comportant les étapes consistant à : (1) préparer une couche-tampon sur un substrat, (2) préparer une électrode de grille à structure excentrée sur la couche-tampon, (3) former un film d’isolation de grille sur l’électrode de grille, (4) former une couche active sur le film d’isolation de grille, (5) déposer une couche de contact ohmique à base de  silicium amorphe n+ par-dessus la couche active, (6) placer des électrodes de source / de drain sur la couche de contact ohmique à base de  silicium amorphe n+ et (7) former un film de passivation faisant fonction de couche protectrice sur les électrodes de source / de drain. Conformément au procédé décrit, un motif décalé est formé au centre d’une grille constituant le TFT pour former une région excentrée au milieu d’un canal dans la couche active, de telle sorte que les processus complexes de fabrication du TFT puissent être simplifiés et que le courant de fuite puisse être sensiblement inhibé.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)