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1. (WO2009133749) CIRCUIT LOGIQUE NUMÉRIQUE, REGISTRE À DÉCALAGE ET DISPOSITIF À MATRICE ACTIVE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/133749    N° de la demande internationale :    PCT/JP2009/056919
Date de publication : 05.11.2009 Date de dépôt international : 27.03.2009
CIB :
H03K 3/356 (2006.01), G09G 3/20 (2006.01), G09G 3/36 (2006.01)
Déposants : SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP) (Tous Sauf US).
ZEBEDEE, Patrick; (US Seulement).
RAJENDRA, Jaganath; (US Seulement)
Inventeurs : ZEBEDEE, Patrick; .
RAJENDRA, Jaganath;
Mandataire : HARAKENZO WORLD PATENT & TRADEMARK; Daiwa Minamimorimachi Building 2-6, Tenjinbashi 2-chome Kita Kita-ku, Osaka-shi Osaka 5300041 (JP)
Données relatives à la priorité :
0807751.3 29.04.2008 GB
Titre (EN) DIGITAL LOGIC CIRCUIT, SHIFT REGISTER AND ACTIVE MATRIX DEVICE
(FR) CIRCUIT LOGIQUE NUMÉRIQUE, REGISTRE À DÉCALAGE ET DISPOSITIF À MATRICE ACTIVE
Abrégé : front page image
(EN)A digital logic circuit comprises a plurality of transistors of a same conduction type. A first transistor (40) has a source, gate and drain connected to a first circuit node (QB), a second circuit node (Y) and a first power supply line (Vdd), respectively. A second transistor (42) has a source, gate and drain connected to the second node (Y), the first node (QB) and the first supply line (Vdd), respectively. A third transistor (48) has a drain connected to the first node (QB). A fourth transistor (50) has a gate and drain connected to a third circuit node (Q) and the second circuit node (Y), respectively. A fifth transistor (52) has a gate and drain connected to the first and third nodes (QB, Q), respectively. Such a circuit may be used, for example, as a latch in a shift register of an active matrix addressing arrangement.
(FR)L'invention porte sur un circuit logique numérique qui comprend une pluralité de transistors d'un même type de conduction. Un premier transistor (40) comprend une source, une grille et un drain connectés à un premier nœud de circuit (QB), un deuxième nœud de circuit (Y) et une première ligne d'alimentation (Vdd), respectivement. Un deuxième transistor (42) comprend une source, une grille et un drain connectés au deuxième nœud (Y), au premier nœud (QB) et à la première ligne d'alimentation (Vdd), respectivement. Un troisième transistor (48) comprend un drain connecté au premier nœud (QB). Un quatrième transistor (50) comprend une grille et un drain connectés à un troisième nœud de circuit (Q) et au deuxième nœud de circuit (Y), respectivement. Un cinquième transistor (52) comprend une grille et un drain connectés au premier et au troisième nœud (QB, Q), respectivement. Un tel circuit peut être utilisé, par exemple, en tant que verrou dans un registre à décalage d'un agencement d'adressage à matrice active.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)