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1. (WO2009116444) DISPOSITIF À SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/116444    N° de la demande internationale :    PCT/JP2009/054726
Date de publication : 24.09.2009 Date de dépôt international : 12.03.2009
CIB :
H01L 29/47 (2006.01), H01L 29/06 (2006.01), H01L 29/78 (2006.01), H01L 29/872 (2006.01)
Déposants : Mitsubishi Electric Corporation [JP/JP]; 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo, 1008310 (JP) (Tous Sauf US).
WATANABE, Hiroshi [--/JP]; (JP) (US Seulement).
YUTANI, Naoki [--/JP]; (JP) (US Seulement).
OHTSUKA, Kenichi [--/JP]; (JP) (US Seulement).
KURODA, Kenichi [--/JP]; (JP) (US Seulement).
IMAIZUMI, Masayuki [--/JP]; (JP) (US Seulement).
MATSUNO, Yoshinori [--/JP]; (JP) (US Seulement)
Inventeurs : WATANABE, Hiroshi; (JP).
YUTANI, Naoki; (JP).
OHTSUKA, Kenichi; (JP).
KURODA, Kenichi; (JP).
IMAIZUMI, Masayuki; (JP).
MATSUNO, Yoshinori; (JP)
Mandataire : YOSHITAKE, Hidetoshi; 10th floor, Sumitomo-seimei OBP Plaza Bldg., 4-70, Shiromi 1-chome, Chuo-ku, Osaka-shi, Osaka 5400001 (JP)
Données relatives à la priorité :
2008-067095 17.03.2008 JP
Titre (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置
Abrégé : front page image
(EN)In a termination structure provided with a JTE layer, a level and a defect existing on the interface of a semiconductor layer and an insulating film or a trace of external impurities intruding up to the interface of a semiconductor through the insulating film from the inside or outside thereof becomes a source of leakage current or a yield point thus degrading breakdown voltage. Disclosed is a semiconductor device comprising an n--type semiconductor layer (2) formed on an n+-type semiconductor substrate (1), a first electrode (3) formed on the n--type semiconductor layer to function as a Schottky electrode, a GR layer (4) of a first p-type semiconductor layer formed at the end (3E) of the first electrode and the surface of the n--type semiconductor layer on the periphery thereof, a JTE layer (5) consisting of a second p-type semiconductor layer formed on the bottom (9B) and the side face (9S) of grooves (9) arranged in the shape of a ring around the GR layer while spaced apart therefrom on the surface (2S) of the n--type semiconductor layer, an insulating film (7) provided to cover the GR layer and the JTE layer, and a second electrode (6) of ohmic electrode formed on the back surface of the n+-type semiconductor substrate.
(FR)La présente invention cherche à éviter les dégradations de tension disruptive imputables à la source de courant de fuite ou à un seuil d'écoulement affectant une structure de terminaison pourvue d'une couche JTE, lorsqu'un niveau et un défaut présents sur l'interface entre une couche du semi-conducteur et un film isolant, ou qu'une impureté extérieure à l'état de trace traversent le film isolant depuis l'intérieur ou l'extérieur jusqu'à l'interface. À cet effet, l'invention propose un dispositif semi-conducteur comprenant une couche semi-conductrice de type n- (2) formée sur un substrat semi-conducteur de type n+ (1), une première électrode (3) formée sur la couche semi-conductrice de type n- de façon à servir d'électrode de Schottky, une couche GR (4) d'une première couche semi-conductrice de type p formée à l'extrémité (3E) de la première électrode sur la périphérie de la surface de la couche semi-conductrice de type n-, une couche JTE (5) constituée d'une deuxième couche semi-conductrice de type p formée sur le fond (9B) et la surface latérale (9S) de rainures (9) disposées de façon à former un anneau autour de la couche GR tout en étant séparées de celle-ci sur la surface (2S) de la couche semi-conductrice de type n-, un film isolant (7) disposé de façon à couvrir la couche GR et la couche JTE, et une seconde électrode (6) formée en électrode ohmique sur la surface postérieure du substrat semi-conducteur de type n+.
(JA) JTE層を設けた終端構造では、半導体層と絶縁膜との界面に存在する準位及び欠陥、又は、絶縁膜中若しくは外部から絶縁膜を通して半導体界面まで浸入してくる微量な外来不純物が、漏れ電流の発生源及び降伏点となり、耐圧が劣化する。本発明の半導体装置は、n+型半導体基板(1)上に成膜されたn-型半導体層(2)と、n-型半導体層上に形成されたショットキー電極として機能する第1電極(3)と、第1電極の端部(3E)及びその周辺のn-型半導体層表面に形成された第1p型半導体層のGR層(4)と、n-型半導体層の表面(2S)にGR層と離間してGR層の周囲にリング状に配置された溝(9)の底部(9B)及び側面(9S)に形成された第2p型半導体層から成るJTE層(5)と、GR層とJTE層とを覆う様に設けられた絶縁膜(7)と、n+型半導体基板の裏面に形成されたオーミック電極である第2電極(6)を、備える。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)