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1. (WO2009115240) PROCÉDÉ DE CONNEXION DE PUCES SUR UNE TRANCHE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/115240    N° de la demande internationale :    PCT/EP2009/001825
Date de publication : 24.09.2009 Date de dépôt international : 13.03.2009
CIB :
H01L 21/98 (2006.01), H01L 21/68 (2006.01)
Déposants : EV GROUP GMBH [AT/AT]; 1, DI Erich Thallner Strasse, A-4782 St. Florian (AT) (Tous Sauf US).
WIMPLINGER, Markus [AT/AT]; (AT) (US Seulement)
Inventeurs : WIMPLINGER, Markus; (AT)
Mandataire : SCHWEIGER, Johannes; Becker und Kollegen 22, Turmstrasse 40878 Ratingen (DE)
Données relatives à la priorité :
08 005 016.4 18.03.2008 EP
Titre (DE) VERFAHREN ZUM BONDEN VON CHIPS AUF WAFER
(EN) METHOD FOR BONDING CHIPS ONTO WAFERS
(FR) PROCÉDÉ DE CONNEXION DE PUCES SUR UNE TRANCHE
Abrégé : front page image
(DE)Die Erfindung betrifft ein Verfahren zum Bonden einer Vielzahl von Einzelchips (9) auf einen Basiswafer, (1) wobei die Einzelchips in mehreren Schichten über dem Basiswafer gestapelt werden und zwischen den vertikal benachbarten Einzelchips sowie dem Basiswafer und der dem Basiswafer vertikal benachbarten Schicht von Einzelchips elektrisch leitfähige Verbindungen (7) bestehen, mit folgenden Schritten in der genannten Reihenfolge: a) Fixieren des Basiswafers auf einem Träger, (5) b) Platzieren mindestens einer Schicht von Chips in definierten Positionen auf dem Basiswafer und c) Wärmebehandlung der Chips auf dem mit dem Träger fixierten Basiswafer.
(EN)The invention relates to a method for bonding a plurality of individual chips (9) onto a base wafer (1), wherein the individual chips are stacked on the base wafer in multiple layers, and electrically conductive connections (7) exist between the vertically adjacent individual chips and the base wafer with the layer vertically adjacent to the base wafer, comprising the following steps in the order stated: a) fixing the base wafer onto a carrier (5), b) placing at least one layer of chips in defined positions on the base wafer, and c) thermal treatment of the chips on the base wafer fixed on the carrier.
(FR)L'invention concerne un procédé de connexion d'une pluralité de puces individuelles (9) sur une tranche de base (1), dans lequel les puces individuelles sont empilées sur la tranche de base en plusieurs couches et des liaisons électriquement conductrices (7) existent entre les puces individuelles adjacentes verticalement ainsi qu'entre la tranche de base et la couche de puces individuelles adjacente verticalement à la tranche de base. Ce procédé comprend les étapes suivantes dans l'ordre indiqué : a) fixation de la tranche de base sur un support (5), b) placement d'au moins une couche de puces dans des positions définies sur la tranche de base, et c) traitement thermique des puces sur la tranche de base fixée sur le support.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : allemand (DE)
Langue de dépôt : allemand (DE)